【文章內(nèi)容簡(jiǎn)介】 滅 滅 滅 亮二）器件的編程下載 啟動(dòng)MAX+plus II \ Programmer菜單或點(diǎn)擊快捷圖標(biāo)，如果是第一次啟用的話，將出現(xiàn)如圖51所示的對(duì)話框，請(qǐng)你填寫硬件類型，在“Hardware Type”提示窗中選擇“byte blaster”，在“Parallel Port”提示窗出現(xiàn)“Lpt1:0x378”,并按下OK確認(rèn)即可。如圖52。圖：51 圖52 選中主菜單下的JTAG \ MultiDevice JTAG Chain菜單項(xiàng)（第一次起用可能回出現(xiàn)問話筐，視實(shí)際情況回答確認(rèn)）。 啟動(dòng)JTAG \ MultiDevice JTAG Chain Setup…菜單項(xiàng)，如圖53所示。 圖：53 點(diǎn)擊“Select Programming File…”按鈕，（，）。然后按Add加到文件列表中，如圖53所示。如果不是當(dāng)前要下載編程的文件的話，請(qǐng)使用Delete將其刪除。 圖：54 選擇完下載文件以后，單擊OK確定，出現(xiàn)下圖55的下載編程界面。 圖：55 單擊Program按鈕，進(jìn)行下載編程（如是FPGA芯片，請(qǐng)點(diǎn)擊Configure），如不能正確下載，請(qǐng)點(diǎn)擊如圖54的Detect jtag chain info按鈕進(jìn)行JTAG測(cè)試，查找原因，直至完成下載，最后按OK退出。至此，你已經(jīng)完成了可編程器件的從設(shè)計(jì)到下載實(shí)現(xiàn)的整個(gè)過程。 結(jié)合電路功能，觀察設(shè)計(jì)實(shí)現(xiàn)的正確結(jié)果。 說明：通過對(duì)本實(shí)驗(yàn)的學(xué)習(xí)，相信讀者對(duì)MaxplusII軟件已經(jīng)有了一定的認(rèn)識(shí)，同樣對(duì)CPLD/FPGA可編程器件的整個(gè)設(shè)計(jì)過程有了一個(gè)完整的概念和思路。當(dāng)然本書因篇幅和編者水平有限，其軟件的其它應(yīng)用不能一一在此介紹，有關(guān)內(nèi)容請(qǐng)參考相關(guān)教材及書物。 附: 用硬件描述語言完成譯碼器的設(shè)計(jì)：（1）、生成設(shè)計(jì)項(xiàng)目文件。（2）、啟動(dòng)File \ New菜單命令，: （3）、選擇Text Editor file，點(diǎn)擊OK；（4）、鍵入程序如下：SUBDESIGN test1( a,b,c:INPUT。 d0,d1,d2,d3,d4,d5,d6,d7: OUTPUT。)BEGIN CASE (c,b,a) IS WHEN 0 = d[7..0]=1。 WHEN 1 = d[7..0]=2。 WHEN 2 = d[7..0]=4。實(shí)驗(yàn)成績(jī)項(xiàng)目及比例實(shí)驗(yàn)操作（30%）報(bào)告書寫（70%）得分成績(jī)合計(jì)教師簽字：批改日期： WHEN 3 = d[7..0]=8。 WHEN 4 = d[7..0]=16。 WHEN 5 = d[7..0]=32。 WHEN 6 = d[7..0]=64。 WHEN OTHERS = d[7..0]=128。 END CASE。END。（4）、保存為 .tdf 文件，然后進(jìn)行編譯適配即可。其它操作都與原理圖設(shè)計(jì)輸入相同。實(shí)驗(yàn)二 半加器實(shí)驗(yàn)類型： 驗(yàn)證性 實(shí)驗(yàn)課時(shí)： 2 指導(dǎo)教師： 李海成 時(shí) 間：201 年 月 日 課 次：第 節(jié) 教學(xué)周次：第 周 實(shí)驗(yàn)分室： 實(shí)驗(yàn)臺(tái)號(hào)： 實(shí) 驗(yàn) 員： 一、 實(shí)驗(yàn)?zāi)康摹６?實(shí)驗(yàn)原理半加器（被加數(shù)）Ai（被加數(shù)）Bi（半加和）Hi（本位進(jìn)位）Ci計(jì)算機(jī)中數(shù)的操作都是以二進(jìn)制進(jìn)位的，最基本的運(yùn)算就是加法運(yùn)算。按照進(jìn)位是否加入，加法器分為半加器和全加器電路兩種。計(jì)算機(jī)中的異或指令的功能就是求兩個(gè)操作數(shù)各位的半加和。一位半加器有兩個(gè)輸入、輸出，如圖21。圖21 一位半加器示意圖 表21 半加器真值表輸入輸出BiAiHiCi0000011010101101一個(gè)半加大路的真值表如表21所示，根據(jù)真值表可得到半加器的函數(shù)表達(dá)式： 三、 實(shí)驗(yàn)連線半加器的兩個(gè)輸入所對(duì)應(yīng)的管腳同兩位撥碼開關(guān)相連,兩個(gè)輸入管腳名為a、b；兩個(gè)輸出所對(duì)應(yīng)的管腳同兩位發(fā)光二極管相連,兩個(gè)輸出管腳名為 c0和s,其中c0表示進(jìn)位, s表示相加結(jié)果。四、 實(shí)驗(yàn)記錄狀態(tài)輸入正確輸出實(shí)驗(yàn)結(jié)果BiAiHiCiHiCi10000201103101041101五、實(shí)驗(yàn)注意事項(xiàng)1. 提前編輯實(shí)驗(yàn)程序。2. 根據(jù)教師要求正確操作，并檢驗(yàn)邏輯的正確性六、思考題。，并比較其優(yōu)缺點(diǎn)。實(shí)驗(yàn)成績(jī)項(xiàng)目及比例實(shí)驗(yàn)操作（30%）報(bào)告書寫（70%）得分成績(jī)合計(jì)教師簽字：批改日期：實(shí)驗(yàn)三 帶進(jìn)位輸入的8位加法器實(shí)驗(yàn)類型： 驗(yàn)證性 實(shí)驗(yàn)課時(shí)： 2 指導(dǎo)教師： 時(shí) 間：200 年 月 日 課 次：第 節(jié) 教學(xué)周次：第 周 實(shí)驗(yàn)分室： 實(shí)驗(yàn)臺(tái)號(hào)： 實(shí) 驗(yàn) 員： 一、 實(shí)驗(yàn)?zāi)康?. 設(shè)計(jì)并實(shí)現(xiàn)一個(gè)8位全加器2. 掌握EDA中模塊調(diào)用方法二、 實(shí)驗(yàn)原理利用實(shí)驗(yàn)二構(gòu)建的半加器構(gòu)建一位的全加器，然后設(shè)計(jì)一個(gè)8 位的全加器，其框圖如圖41所示。圖中的“進(jìn)位入”Ci1指的是低位的進(jìn)位輸出，“進(jìn)位出”Ci即是本位的進(jìn)位輸出。（被加數(shù)）Bi(7..0)全加器（被加數(shù)）Ai(7..0)（進(jìn)位入）Ci1（全加和）Si(7..0)（進(jìn)位出）Ci圖 41 8位全加器原理圖0三、 實(shí)驗(yàn)連線全加器的17個(gè)輸入所對(duì)應(yīng)的管腳同17位撥碼開關(guān)相連，17個(gè)輸入管腳是a0～ab0~b7和cin a0～ab0~b7代表兩個(gè)8位二進(jìn)制數(shù)，cin代表進(jìn)位位；9個(gè)輸出所對(duì)應(yīng)的管腳同9位發(fā)光二極管相連，9個(gè)輸出管腳是sum0~sum7和cout，sum0~sum7代表相加結(jié)果，cout代表進(jìn)位位。四、 實(shí)驗(yàn)記錄輸入實(shí)驗(yàn)結(jié)果Ci1Bi(7..0)Ai(7..0)Si(7..0)Ci00000000000000000000000001……00000000……011111110111111100111111111111111110000000000000000100000001……00000000……1111111100000000011111111100000000五、 實(shí)驗(yàn)結(jié)果分析與思考。3實(shí)驗(yàn)結(jié)果總結(jié)實(shí)驗(yàn)成績(jī)項(xiàng)目及比例實(shí)驗(yàn)操作（30%）報(bào)告書寫（70%）得分成績(jī)合計(jì)教師簽字：批改日期：實(shí)驗(yàn)四 數(shù)據(jù)比較器實(shí)驗(yàn)類型： 設(shè)計(jì)性 實(shí)驗(yàn)課時(shí)： 2 指導(dǎo)教師： 李海成 時(shí) 間：201 年 月 日 課 次：第 節(jié) 教學(xué)周次：第 周 實(shí)驗(yàn)分室： 實(shí)驗(yàn)臺(tái)號(hào)： 實(shí) 驗(yàn) 員： 一、 實(shí)驗(yàn)?zāi)康亩?實(shí)驗(yàn)原理二進(jìn)制比較器是提供關(guān)于兩個(gè)二進(jìn)制操作數(shù)間關(guān)系信息的邏輯電路。兩個(gè)操作數(shù)的比較結(jié)果有三種情況：A等于B、A大于B和A小于B?？紤]當(dāng)操作數(shù)A和B都是一位二進(jìn)制數(shù)時(shí)，構(gòu)造比較器的真值表見表91。輸出表達(dá)式如下：AEQB=A’B’+AB=(AB)’AB=AB’AB=A’B 表91 一位比較器的真值表輸入輸出ABA=BABAB001000100