數(shù)字邏輯實驗指導(dǎo)書(已修改)
2025-08-17 07:29 本頁面
【正文】 數(shù)字邏輯實驗指導(dǎo)書目 錄前 言 1實驗一 通過38譯碼器實例學(xué)習(xí)Quartus Prime 3實驗二 4選1多路選擇器設(shè)計 19實驗三 異步清零和同步使能加法計數(shù)器設(shè)計 21實驗四 八位七段數(shù)碼管顯示電路的設(shè)計 23實驗五 整數(shù)分頻器的設(shè)計 26實驗六 加減法運算器設(shè)計 29實驗七 狀態(tài)機設(shè)計 32實驗八 設(shè)計七人表決器 38實驗九 設(shè)計四人搶答器 40實驗十 可控脈沖發(fā)生器的設(shè)計 43實驗一 通過38譯碼器實例學(xué)習(xí)Quartus一、 實驗?zāi)康?通過簡單的38譯碼器的設(shè)計,掌握組合邏輯電路的設(shè)計方法。 初步掌握Quartus軟件使用方法和設(shè)計流程。 掌握組合邏輯電路的靜態(tài)測試方法。 掌握遠程云端硬件實驗平臺的使用。二、 實驗原理38譯碼器顧名思義三輸入，八輸出。當(dāng)輸入信號按二進制方式的表示值為N時，標(biāo)號為N的輸出端輸出高電平表示有信號產(chǎn)生，而其它則為低電平表示無信號產(chǎn)生。因為三個輸入端能產(chǎn)生的組合狀態(tài)有八種，即二進制0~7，所以輸出端在每種組合中僅有一位為高電平。其真值表下表所示輸入輸出a[2]a[1]a[0]y7y6y5y4y3y2y1y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000譯碼器不需要像編碼器那樣用一個輸出端指示輸出是否有效。但可以在輸入中加入一個輸出使能端，用來指示是否將當(dāng)前的輸入進行有效的譯碼，當(dāng)使能端指示輸入信號無效或不用對當(dāng)前信號進行譯碼時，輸出端全為高電平，表示無任何信號。本例設(shè)計中沒有考慮使能輸入端，讀者自己設(shè)計時可以考慮加入使能輸入端時，程序如何設(shè)計。三、 實驗內(nèi)容 本實驗通過VHDL實現(xiàn)一個3—8譯碼器功能模塊，通過改變輸入a[2..0]的值,從而改變輸出y0—y7的數(shù)值。實驗中信號與管腳連接見下表信號名稱FPGA I/O名稱功能說明a[0]Pin_P93位輸入a[1]Pin_R9a[2]Pin_T9y0Pin_A38位輸出y1Pin_B4 y2Pin_A4 y3Pin_B5 y4Pin_A5 y5Pin_C6 y6Pin_B6 y7Pin_A6四、 實驗步驟下面將通過這個實驗，向讀者介紹在Quartus軟件下項目文件的生成、編譯、管腳分配以及時序仿真等的操作過程。（本實驗指導(dǎo)書使用Quartus Prime Lite 版本）1． 建立工程1)選擇開始菜單下或者桌面上的Quartus圖標(biāo)， 運行Quartus軟件，進入下圖所示界面。選擇軟件中的菜單FileNew或者界面中的New 圖標(biāo)，選擇新建New Quartus Prime Project，進入新建工程對話框。3） 點擊NEXT進入工程設(shè)定對話框如下圖所示。第一個輸入框為工程工作文件夾地址輸入框，設(shè)定好后所有工程相關(guān)文件將統(tǒng)一存放在該文件夾下；第二個輸入框為工程名輸入框；第三個輸入框為該工程的頂層文件名輸入框。本例中工程文件夾名、工程名、頂層文件名都為decoder38。4） 點擊NEXT，進入工程類型對話框，選擇Empty project。5） 點擊NEXT，進入工程文件對話框。在該界面下我們可以添加工程所需的文件，這里由于是新建工程故不添加任何文件。6） 點擊NEXT，進入器件選擇對話框，這里我們選擇FamilyCycloneⅣ E；PackegeFBGA；Pin count256然后選擇下方芯片EP4CE10F17C8即FPGA平臺主芯片。7） 點擊NEXT進入EDA工具設(shè)置對話框，如下圖所示，在這里我們將仿真工具設(shè)置為ModelSimAltera，即選擇SimulationModelSimAlteraVHDL。8） 點擊NEXT進入工程信息匯總對話框。該對話框匯總了本工程中所有的設(shè)置信息，確認無誤后點擊NEXT進入工程編輯界面。 Quartus Prime開發(fā)環(huán)境簡介建立工程后就可以進入Quartus Prime集成開發(fā)環(huán)境（如下圖所示）從圖中可以看出Quartus Prime集成開發(fā)環(huán)境大致可以分為4個窗口，最左上角為工程管理窗口，包括原代碼文件、約束文件和仿真測試文件的管理；左中窗口為工程流程向?qū)?，涵蓋FPGA開發(fā)過程中分析、綜合、管腳分配、布局布線及靜態(tài)時序分析的整個流程；右邊主窗口為各種文件和報表的打開窗口；最下方窗口為工程信息框，顯示綜合過程信息等內(nèi)容。有了以上基本認識，下面我們就來實現(xiàn)本實驗指導(dǎo)書的第一個實驗38譯碼器。工程實現(xiàn)1）如下圖所示，點擊菜單 FileNew，在新建菜單下選擇VHDL File。 2）在新建的文件內(nèi)輸入相應(yīng)的設(shè)計代碼，代碼如下：LIBRARY IEEE。USE 。ENTITY decoder38 IS PORT (a : IN std_logic_vector(2 DOWNTO 0)。 y : OUT std_logic_vector(7 DOWNTO 0))。END decoder38。ARCHITECTURE rtl OF decoder38 ISBEGIN PROCESS (a) BEGIN CASE a IS WHEN 000 = y = 00000001。
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