多進制數(shù)字相位調(diào)制(mpsk)系統(tǒng)(編輯修改稿)
2024-09-01 04:26 本頁面
【文章內(nèi)容簡介】 分別創(chuàng)建工程文件MPSK和MPSK2作為調(diào)制系統(tǒng)和解調(diào)系統(tǒng)設(shè)計文件。因為所有的輸入波形和載波均只有四種，且數(shù)字系統(tǒng)較難使用直接調(diào)相法和相干解調(diào)法，調(diào)制采用相位選擇法，解調(diào)部分則枚舉各個載波情況分別譯碼。ISE提供了非常方便的VHDL編寫環(huán)境，可詳細的把各種類型文件分類，可根據(jù)設(shè)計者的端口要求自動創(chuàng)建module，幫助設(shè)計者填寫一些普遍的架構(gòu)，設(shè)計者只需填入中心內(nèi)容即可。與Quartus不同的是，ISE的時鐘和激勵輸入需要寫在一個與相關(guān)文件關(guān)聯(lián)的用VHDL語言編寫的testbench文件里，低級的版本可以創(chuàng)建testbench waveform文件進行波形圖形輸入，高版本已完全取消圖形輸入。對于波形輸入較多且較復(fù)雜的工程，testbench文件相當?shù)厥r和有效。并且確認了關(guān)聯(lián)文件后，ISE會自動進行空實體聲明，信號賦初值，結(jié)構(gòu)體建立，元件配置和例化，生成進程框架等程序的書寫，余下的工作十分簡單 調(diào)制系統(tǒng)程序設(shè)計調(diào)制系統(tǒng)程序見附錄1。調(diào)制信號說明見表31。表31 調(diào)制信號說明其中實體的四個端口中clk、start、x為輸入類型，分別作為系統(tǒng)時鐘、開始調(diào)制信號、基帶信號。只有一個輸出類型y，作為調(diào)制信號的輸出端。唯一的進程通過對clk分頻，得到4種相位；并完成基帶信號的串并轉(zhuǎn)換。端口y根據(jù)yy寄存器數(shù)據(jù)，輸出對應(yīng)的載波。yy寄存器則在時鐘課計數(shù)器的控制下定時讀取中間寄存器xx的值作為載波輸出的依據(jù)。Testbench程序中，按照原程序的設(shè)計，設(shè)置每個碼元長度為時鐘長度的四倍。時鐘和激勵分別在兩個進程中。用wait for語句保證編碼從時鐘上升沿開始使波形整齊便于觀察。同時為了觀察所有類型的基帶信號輸入設(shè)置x為00011011的循環(huán)。 解調(diào)系統(tǒng)程序設(shè)計解調(diào)程序MPSK2和對應(yīng)的testbench程序見附錄2。解調(diào)信號說明如表32所示。將一個信號周期分成4份，高電平權(quán)值分別為0、0、0、0，低電平權(quán)值分別為3。表32 解調(diào)信號說明解調(diào)程序的端口數(shù)量和名稱和調(diào)制程序完全相同，不同的是輸入x為調(diào)制信號，輸出y為基帶信號。中間變量較前者多了一個加法器xx，每個周期的加法結(jié)果有四種剛好對應(yīng)四種中間信號yyy，也即將要輸出的基帶信號。程序中的個進程以寄存xx周期末數(shù)據(jù)的yy為敏感列表完成表32的轉(zhuǎn)換。yy的信號來源在一個進程中由clk觸發(fā)。控制輸出的不再是時鐘信號，因時鐘信號上升沿到來時輸出的是上升沿之前yyy的值，把本周期和上一周期混在一起輸出得到的結(jié)果毫無意義，clk之外的信號的跳變單獨作用的結(jié)果也同樣，因此必須有yyy自己參與控制。因yyy一個載波周期僅跳變一次，故需要和計數(shù)器q共同作為敏感信號控制輸出。調(diào)試中發(fā)現(xiàn)的另一個問題是毛刺問題，因在q=1時yyy可能處在跳變過程，該跳變也會被輸出，解決方法是延遲1ns再輸出。程序中的另一個進程以寄存xx周期末數(shù)據(jù)的yy為敏感列表完成表32的轉(zhuǎn)換。Testbench程序編寫也與MPSK相似，同樣控制波形的整齊度，實現(xiàn)載波信號的全部循環(huán)出現(xiàn)。分別運行兩個testbench程序，啟動ModelSim進行仿真，添加所有變量到波形，得到調(diào)制系統(tǒng)和解調(diào)系統(tǒng)的仿真圖形分別如圖31和圖32。清晰波形圖見附錄3。仿真結(jié)果顯示，系統(tǒng)程序設(shè)計成功。圖31 調(diào)制系統(tǒng)仿真波形圖32 解調(diào)系統(tǒng)仿真波形4總結(jié)本文以多進制數(shù)字相位調(diào)制與解調(diào)系統(tǒng)的ISE和ModelSim為研究對象，進行了VHDL程序和ISE+Model仿真的學(xué)習(xí)和實踐設(shè)計。通過理論學(xué)習(xí)及軟件仿真我不僅更加深刻的理解了FPGA的相關(guān)概念，掌握了VHDL語言的靈活運用，同時學(xué)習(xí)了ISE和ModelSim的使用，鍛煉了編程能力和邏輯分析能力，感受到了學(xué)習(xí)理論知識并將其用于實踐的快樂，達到了課程設(shè)計的預(yù)期目的。通過本次設(shè)計，讓我學(xué)到了一些在課堂學(xué)不到的知識和能力，如查找資料、篩選信息并將有用信息運用到實際中，很好的鍛煉了理論聯(lián)系實際，與具體項目、課題相結(jié)合開發(fā)的能力。同時也讓我們學(xué)會了怎樣更好的發(fā)現(xiàn)問題，解決問題，積累了一些解決問題的經(jīng)驗。既讓我們懂得了怎樣把理論應(yīng)用于實際，又讓我們懂得了在實踐中遇到的問題怎樣用理論去解決。VHDL程序的編寫，對于不經(jīng)常使用的初學(xué)者我來說，就已經(jīng)是一種極大的考驗。為了課設(shè)目標的完成，我用了最快的時間最高的效率，綜合書籍網(wǎng)絡(luò)資料各種資料，終于達到了可以自己編寫的程度。另外ISE的搜索安裝也是一個漫長和曲折的過程，因為電腦系統(tǒng)問題用不了ISE的自帶仿真器，不得不安裝了ModelSim，卻使我以為發(fā)現(xiàn)了一個非常強大的仿真軟件，ISE的便利和智能很讓我欣喜。Testbench文件的發(fā)現(xiàn)和學(xué)習(xí)也花費了我很長的時間和精力，學(xué)會后又覺得它真的十分有用。從一個什么都不懂的小白成為一個略知一二的入門者，是艱辛而又開心的體驗。感謝老師的教育和督促，感謝同學(xué)們的幫助，這次課設(shè)我真的感悟良多，受益匪淺，我對科學(xué)技術(shù)的渴求和探索仍將繼續(xù)，永不停止。5參考文獻 1 《FPGA應(yīng)用技術(shù)基礎(chǔ)教程》.電子工業(yè)出版社 .20042 《VHDL語言程序設(shè)計及應(yīng)用》. 北京郵電大學(xué)出版社 .20043 《VHDL與FPGA設(shè)計》. 中國鐵道出版社 .2003 4 《FPGA/CPLD設(shè)計工具Xilinx ISE使用詳解》. 人民郵電出版社 . 5 《ModelSim電子系統(tǒng)分析及仿真》. 電子工業(yè)出版社 , 6 《怎樣用VHDL寫TESTBENCH》. 百度文庫文檔學(xué)習(xí)資料 6 附錄附錄1 調(diào)制系統(tǒng)源程序MPSK文件：library IEEE。use 。use 。use 。entity MPSK is Port ( clk : in STD_LOGIC。 start : in STD_LOGIC。 x : in STD_LO
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