【文章內(nèi)容簡(jiǎn)介】 去，同時(shí)關(guān)閉其它門電路，不讓其它載波發(fā)送出去。每一組二元制碼（log2M位）對(duì)應(yīng)一個(gè)門打開，因此信道上只有 M種頻率中的一種被送出。因此，當(dāng)一組組二進(jìn)制碼輸入時(shí)，加法器的輸出便是一個(gè)MFSK波形。接收部分由多個(gè)中心頻率為ff….fM的帶通濾波器、包絡(luò)檢波器及一個(gè)抽樣判決器、邏輯電路、并／串變換電路組成。當(dāng)某一載頻來(lái)到時(shí)，只有相應(yīng)頻率的帶通濾波器能收到信號(hào)，其它帶通濾波器輸出都是噪聲。抽樣判決器的任務(wù)就是在某一時(shí)刻比較所有包絡(luò)檢波器的輸出電壓，判斷哪一路的輸出最大，以達(dá)到判決頻率的目的。將最大者輸出，就得到一個(gè)多進(jìn)制碼元，經(jīng)邏輯電路轉(zhuǎn)變成k位二進(jìn)制并行碼，再經(jīng)并/串變換電路轉(zhuǎn)換成串行二進(jìn)制碼，從而完成解調(diào)任務(wù)。 MFSK分路濾波相干解調(diào)MFSK信號(hào)除了上述解調(diào)方法之外，還可采用分路濾波相干解調(diào)方式。此時(shí)，只需將包絡(luò)檢波器用乘法器和低通濾波器代替即可。但各路乘法器需分別送入不同頻率的相干本地載波。MFSK系統(tǒng)提高了信息速率，誤碼率與二進(jìn)制相比卻增加不多，但占據(jù)較寬的頻帶，因而頻帶利用率低，多用于調(diào)制速率不高的傳輸系統(tǒng)中。這種方式產(chǎn)生的MFSK信號(hào)的相位是不連續(xù)的，可看作是M個(gè)振幅相同、載波不同、時(shí)間上互不相容的二進(jìn)制ASK信號(hào)的疊加。因此其帶寬 其中 為最高載頻； 為最低載頻； 為碼元速率。 MFSK調(diào)制電路方框圖 MFSK調(diào)制電路方框圖3. FSK基于VHDL語(yǔ)言的調(diào)制解調(diào)設(shè)計(jì) 2FSK基于VHDL語(yǔ)言的調(diào)制過(guò)程 2FSK基于VHDL語(yǔ)言調(diào)制程序文件名：PL_FSK功能：基于VHDL硬件描述語(yǔ)言，對(duì)基帶信號(hào)進(jìn)行FSK調(diào)制library ieee。use 。use 。use 。entity PL_FSK isport(clk :in std_logic。 系統(tǒng)時(shí)鐘 start :in std_logic。 開始調(diào)制信號(hào) x :in std_logic。 基帶信號(hào) y :out std_logic)。 調(diào)制信號(hào)end PL_FSK。architecture behav of PL_FSK issignal q1:integer range 0 to 11。 載波信號(hào)f1的分頻計(jì)數(shù)器signal q2:integer range 0 to 3。 載波信號(hào)f2的分頻計(jì)數(shù)器signal f1,f2:std_logic。 載波信號(hào)f1，f2beginprocess(clk) 此進(jìn)程通過(guò)對(duì)系統(tǒng)時(shí)鐘clk的分頻，得到載波f1beginif clk39。event and clk=39。139。 then if start=39。039。 then q1=0。 elsif q1=5 then f1=39。139。q1=q1+1。 改變q1后面的數(shù)字可以改變，載波f1的占空比 elsif q1=11 then f1=39。039。q1=0。 改變q1后面的數(shù)字可以改變，載波f1的頻率 else f1=39。039。q1=q1+1。 end if。end if。end process。process(clk) 此進(jìn)程通過(guò)對(duì)系統(tǒng)時(shí)鐘clk的分頻，得到載波f2beginif clk39。event and clk=39。139。 then if start=39。039。 then q2=0。 elsif q2=0 then f2=39。139。q2=q2+1。 改變q2后面的數(shù)字可以改變，載波f2的占空比 elsif q2=1 then f2=39。039。q2=0。 改變q2后面的數(shù)字可以改變，載波f2的頻率 else f2=39。039。q2=q2+1。 end if。end if。end process。process(clk,x) 此進(jìn)程完成對(duì)基帶信號(hào)的FSK調(diào)制beginif clk39。event and clk=39。139。 then if x=39。039。 then y=f1。 當(dāng)輸入的基帶信號(hào)x=‘0’時(shí)，輸出的調(diào)制信號(hào)y為f1 else y=f2。 當(dāng)輸入的基帶信號(hào)x=‘1’時(shí)，輸出的調(diào)制信號(hào)y為f2 end if。end if。end process。end behav。 2FSK基于VHDL語(yǔ)言調(diào)制步驟從操作系統(tǒng)“開始”菜單“所有程序”中的Altera程序框中單擊Quartus II的圖標(biāo)，即可呈現(xiàn)Quartus II圖形用戶界面。該界面由標(biāo)題、菜單欄、工具欄、資源管理窗口、編譯狀態(tài)顯示窗口、信息顯示窗口和工程工作區(qū)。菜單欄由文件（File）、編輯（Edit）、視窗（View）、工程（Project）、資源分配（Assignments）、操作（Processing）、工具（Tools）、窗口（Window）和幫助（Help）9個(gè)菜單組成。(1) 建立工作庫(kù)目錄文件夾。 建立工作庫(kù)目錄文件夾為E:/quartus/PL_FSK/，以便設(shè)計(jì)工程項(xiàng)目的存儲(chǔ)。任何一項(xiàng)涉及都是一項(xiàng)工程（Project），都必須首先為此工程建立一個(gè)防治與此工程相關(guān)的所有文件的文件夾。此文件夾E:/quartus/PL_FSK/將被EDA軟件默認(rèn)為工作庫(kù)（Work Library），不同的設(shè)計(jì)項(xiàng)目最好放在不同的文件夾中，同一工程的所有文件都必須放在同一個(gè)文件夾中。(2) 新建一個(gè)VHDL File文件。 單擊文件（File）菜單下的新建輸入文件（New），會(huì)彈出新建輸入文件對(duì)話框。 New對(duì)話框中包括2個(gè)子框。選擇Device Design Files，該子下可選擇AHDL File、Block Diagram/Schematic File、EDIF File等5種硬件設(shè)計(jì)文件類型。選擇硬件設(shè)計(jì)文件類型為VHDL File，然后在VHDL文本編輯窗中輸入2FSK基于CHDL語(yǔ)言的調(diào)制程序。然后把輸入的VHDL程序存盤，選擇File︱Save As命令，找到已建立的文件夾E:/quartus/PL_FSK/，存盤名應(yīng)與實(shí)體名一致，然后按下述步驟進(jìn)入建立工程項(xiàng)目流程。 II圖形用戶界面 新建輸入文件對(duì)話框 2FSK調(diào)制VHDL文本編輯窗示例(3) 建立工程項(xiàng)目使用File｜New Project Wizard命令建立新工程。建立新工程時(shí)，可以為工程指定工作目錄、指定工程名稱以及指定頂層設(shè)計(jì)實(shí)體的名稱。還可以指定要在工程中使用的設(shè)計(jì)文件、其他源文件、用戶庫(kù)和EDA工具，以及目標(biāo)器件（或者讓Quartus II軟件自動(dòng)選擇）。使用File｜New Project Wizard命令打開建立新工程對(duì)話框。 建立新工程對(duì)話框?qū)⒃O(shè)計(jì)文件加入工程中，單擊下方的Next按鈕，在彈出來(lái)的對(duì)話框中單擊File欄中的文件，將與工程相關(guān)的所有VHDL文件加入工程中（），單擊Next按鈕。在從彈出的對(duì)話框中選擇仿真器和綜合器類型，如果都選Done，表示選Quartus II中自帶的仿真器。單家Next按鈕，這時(shí)彈出選擇目標(biāo)芯片的對(duì)話框，首先在Family欄中選擇目標(biāo)芯片系列，在此選擇Cyclone系列，再次單擊Next按鈕，選擇此系列的具體芯片（不選擇任何芯片則Quartus II軟件將使用軟件默認(rèn)芯片）。單擊Next按鈕后接入下一步。彈出“工程設(shè)置統(tǒng)計(jì)”對(duì)話框，最后單擊Finish按鈕結(jié)束設(shè)置，即表示已設(shè)定好此工程，并出現(xiàn)PL_FSK的工程管理窗口（亦稱Compilation Hierarchies窗口），該窗口主要顯示該工程項(xiàng)目的層次結(jié)構(gòu)和各層次的實(shí)體名。(4) 程序編譯Quartus II編譯器是由一系列處理模塊構(gòu)成，這些模塊負(fù)責(zé)對(duì)涉及項(xiàng)目檢錯(cuò)，邏輯綜合、結(jié)構(gòu)中和、輸出結(jié)果的編輯配置，以及時(shí)許分析。在這一過(guò)程中將設(shè)計(jì)項(xiàng)目時(shí)配到CPLD/FPGA器件中，同時(shí)長(zhǎng)生多種用途俄輸出文件，如功能和時(shí)序仿真、器件編程的目標(biāo)文件等。編譯器首先從工程設(shè)計(jì)文件間的層次結(jié)構(gòu)描述中提取信息，每個(gè)低層次文件中的錯(cuò)誤信息排除。而后將這些層次構(gòu)建一個(gè)結(jié)構(gòu)化的、以網(wǎng)表文件表達(dá)的電路原理圖文件，并把各層次中所有文件結(jié)合成一個(gè)數(shù)據(jù)包，以便更有效地處理。編譯前，可以通過(guò)各種不同的設(shè)置讓編譯器使用各種不同的綜合和適配技術(shù)，以便提高設(shè)計(jì)項(xiàng)目的工作速度，優(yōu)化器的資源利用率。在編譯過(guò)程中及編譯完成后，可以從編譯報(bào)告窗口中獲取詳細(xì)的編譯結(jié)果，以便調(diào)整設(shè)計(jì)方案。所有工作做好后，執(zhí)行Quartus II主窗口的Processing菜單的Start Compilation選項(xiàng)，啟動(dòng)全程編譯。編譯過(guò)程中應(yīng)注意工程管理窗口下方的Processing欄中的編譯信息。如果編譯成功，此界面左上角是工程管理窗口，顯示了次工程的結(jié)構(gòu)和使用的邏輯宏單元數(shù)，最下方是編譯處理信息，中間（Compilation Report欄）是編譯報(bào)告項(xiàng)目選擇菜單，單擊其中各項(xiàng)可了解編譯和分析結(jié)果。 編譯成功后的工程管理窗口 2FSK基于VHDL語(yǔ)言的解調(diào)過(guò)程 2FSK基于VHDL語(yǔ)言解調(diào)程序文件名：PL_FSK2功能：基于VHDL硬件描述語(yǔ)言，對(duì)FSK調(diào)制信號(hào)進(jìn)行解調(diào)library ieee。use 。use 。use 。entity PL_FSK2 isport(clk :in std_logic。 系統(tǒng)時(shí)鐘 start :in std_logic。 同步信號(hào) x :in std_logic。 調(diào)制信號(hào) y :out std_logic)。 基帶信號(hào)end PL_FSK2。architecture behav of PL_FSK2 issignal q:integer range 0 to 11。 分頻計(jì)數(shù)器signal xx:std_logic。 寄存器 signal m:integer range 0 to 5。