【正文】 43 / 43。同時感謝養(yǎng)育我的家人和給與支持的同學(xué)們。畢業(yè)之際，我們要感謝大學(xué)的幾年來為我們辛勤播種知識的每位老師們，不但讓我們擁有了強大的知識武器，還在生活上幫助我們解決了很多難題。葉老師經(jīng)常表揚我們表現(xiàn)良好的地方，也批評我們做的不好不足的地方，讓我們可以順利快速的完成本次設(shè)計的任務(wù)。參考文獻[1]（第五版）.北京：國防工業(yè)出版社，2001[2]. 北京：國防工業(yè)出版社，2006 [3]蘇青,：清華大學(xué)出版社，2007[4]：電子工業(yè)出版社，2005[5]. 北京：北京航空航天大學(xué)出版社,1998[6]段吉海,黃智偉. 基于CPLD/：電子工業(yè)出版社,2004.[7] ：高等教育出版社,2002 [8]. 北京：清華大學(xué)出版社,1997[9]潘松,：[10]張文艷,陳立強,程方,2004(4):1921致謝本次設(shè)計經(jīng)指導(dǎo)老師葉瑜老師的指導(dǎo)和帶領(lǐng)，在查閱參考多方面的資料以及同組同學(xué)們的互相鼓勵和協(xié)助下完成了本次設(shè)計，受益匪淺。但由于個人的能力有限，設(shè)計還存在不足。通過FSK系統(tǒng)調(diào)制與解調(diào)建模，以Quartus II ，基于VHDL語言，達到了預(yù)期的仿真結(jié)果。其方法為：選擇Tools︱RTL Viewer，可以打開PL_MFSK工程個層次的RTL電路圖，雙擊圖形中有關(guān)模塊，或選擇左側(cè)各項，可了解個層次的電路結(jié)構(gòu)。MFSK調(diào)制VHDL程序仿真全圖注：中間信號yy與輸出調(diào)制信號y的對應(yīng)關(guān)系：“00”=f3；“01”=f2；“10”=f1；“11”=f0。仿真波形輸出文件PL_MFSK Simulation 。(5) 文件存盤選擇File中的Save as項。單擊start使之變成藍色，再單擊右鍵，選擇Value設(shè)置中的Forcing High項，使start變成高電平信號。，使之全屏顯示，并單擊放大縮小按鈕，再用鼠標在波形編輯窗口單擊（右擊為放大，左擊為縮?。?，使仿真坐標處于適當(dāng)位置。用鼠標將時鐘信號節(jié)點clk、start、x、f、q、xx、yy和y分別拖到波形編輯窗口，此后關(guān)閉Nodes Found窗口即可。(3) 輸入工程信號節(jié)點選擇View菜單中的Utility Windows項的Node Finder，在此對話框Filter項中選擇Pins:allamp。對于時序仿真測試來說，將仿真時間設(shè)置在一個合理的時間區(qū)域內(nèi)是十分必要的，通常設(shè)置的時間區(qū)域?qū)⒁暰唧w的設(shè)計項目而定。選擇Quartus II主窗口的File菜單的New選項，在彈出的文件類型編輯對話框中，選擇Other Files中的Vector Weaveform File項，單擊OK按鈕，即出現(xiàn)波形文件編輯窗口。其方法為：選擇Tools︱RTL Viewer，可以打開PL_FSK2工程個層次的RTL電路圖，雙擊圖形中有關(guān)模塊，或選擇左側(cè)各項，可了解個層次的電路結(jié)構(gòu)。 10個clk。=10時，根據(jù)m的大小，進行對輸出基帶信號y的電平的判決。注意，Quartus II的仿真波形文件中，波形編輯文件（*.vwf）與波形仿真報告輸出文件（Simulation Report）是分開的，而Maxplus II的激勵波形編輯文件與波形仿真報告輸出文件是合二為一的。(6) 所有設(shè)置完成后，即可啟動仿真器Processing︱Start Simulation直到出現(xiàn)Simulation was successful，仿真結(jié)束。單擊x使之變成藍色，再單擊右左側(cè)Waveform Editing按鈕，把x變成高低電平連續(xù)變化信號。再單擊右鍵，選擇Value設(shè)置中的Count Value項，設(shè)置clk為連續(xù)變化的二進制值，初始值為“0”。 2FSK解調(diào)波形編輯器輸入信號窗口(4) 設(shè)計信號波形。Registers:Postfitting，然后單擊List按鈕，于是在下方的Nodes Found窗口中出現(xiàn)設(shè)計中的PL_FSK2工程的所有端口的引腳名。設(shè)計中整個仿真時間區(qū)域設(shè)為6us、時間軸周期為40ns，其設(shè)置步驟是在Edit菜單中選擇End Time，在彈出的窗口中Time處填入6，單位選擇us，同理在Gride Size中Time period輸入40ns，單擊OK按鈕，設(shè)置結(jié)束。(2) 設(shè)置仿真時間區(qū)域。 2FSK解調(diào)仿真 2FSK解調(diào)波形仿真(1) 建立仿真測試波形文件。2FSK調(diào)制VHDL程序仿真局部放大圖 2FSK調(diào)制VHDL程序仿真圖 2FSK調(diào)制電路 2FSK調(diào)制電路圖 Quartus II可實現(xiàn)硬件描述語言或網(wǎng)表文件（VHDL、Verilog、BDF、TDF、EDIF、VQM）對應(yīng)的RTL電路圖的生成。，為載波f2的6個周期。注意，Quartus II的仿真波形文件中，波形編輯文件（*.vwf）與波形仿真報告輸出文件（Simulation Report）是分開的，而Maxplus II的激勵波形編輯文件與波形仿真報告輸出文件是合二為一的。(6) 所有設(shè)置完成后，即可啟動仿真器Processing︱Start Simulation直到出現(xiàn)Simulation was successful，仿真結(jié)束。單擊x使之變成藍色，再單擊右左側(cè)Waveform Editing按鈕，把x變成高低電平連續(xù)變化信號。再單擊右鍵，選擇Value設(shè)置中的Count Value項，設(shè)置clk為連續(xù)變化的二進制值，初始值為“0”。 2FSK調(diào)制波形編輯器輸入信號窗口(4) 設(shè)計信號波形。Registers:Postfitting，然后單擊List按鈕，于是在下方的Nodes Found窗口中出現(xiàn)設(shè)計中的PL_FSK工程的所有端口的引腳名。設(shè)計中整個仿真時間區(qū)域設(shè)為6us、時間軸周期為40ns，其設(shè)置步驟是在Edit菜單中選擇End Time，在彈出的窗口中Time處填入6，單位選擇us，同理在Gride Size中Time period輸入40ns，單擊OK按鈕，設(shè)置結(jié)束。 波形文件編輯窗口(2) 設(shè)置仿真時間區(qū)域。 2FSK調(diào)制波形仿真(1) 建立仿真測試波形文件。4. FSK基于VHDL語言調(diào)制解調(diào)的仿真 2FSK調(diào)制仿真工程編譯通過后，必須對其功能和時序性能進行仿真測試，以驗證設(shè)計結(jié)果是否滿足設(shè)計要求。編譯過程中應(yīng)注意工程管理窗口下方的Processing欄中的編譯信息。 選擇目標芯片(4) 程序編譯執(zhí)行Quartus II主窗口的Processing菜單的Start Compilation選項，啟動全程編譯。彈出“工程設(shè)置統(tǒng)計”對話框。在從彈出的對話框中選擇仿真器和綜合器類型，如果都選Done，表示選Quartus II中自帶的仿真器。建立新工程時，可以為工程指定工作目錄、指定工程名稱以及指定頂層設(shè)計實體的名稱。然后把輸入的VHDL程序存盤，選擇File︱Save As命令，找到已建立的文件夾E:/quartus/PL_MFSK/，存盤名應(yīng)與實體名一致，然后按下述步驟進入建立工程項目流程。 New對話框中包括2個子框。(2) 新建一個VHDL File文件。 MFSK基于VHDL語言調(diào)制步驟(1) 建立工作庫目錄文件夾。end process。 end if。 elsif yy=10 then y=not f(1)。 if語句完成2位碼并行碼到4種載波的選通 elsif yy=00 then y=not f(3)。 then y=39。 then if start=39。event and clk=39。end process。 end if。xx(0)=x。yy=xx。 elsif q=0 then q=1。039。139。process(clk) 對輸入的基帶信號x進行串/并轉(zhuǎn)換，得到2位并行信號的yy beginif clk39。end if。 else f=f+1。 then f=0000。 then if start=39。event and clk=39。 寄存xx信號的寄存器beginprocess(clk) 此進程過對clk進行分頻，得到4種載波信號ff ff0。 分頻器signal xx:std_logic_vector(1 downto 0)。architecture behav of PL_MFSK issignal q :integer range 0 to 15。 基帶信號 y :out std_logic)。 系統(tǒng)時鐘 start :in std_logic。use 。use 。此界面左上角是工程管理窗口，顯示了次工程的結(jié)構(gòu)和使用的邏輯宏單元數(shù)，最下方是編譯處理信息，中間（Compilation Report欄）是編譯報告項目選擇菜單，單擊其中各項可了解編譯和分析結(jié)果。編譯成功后的工程管理窗口。最后單擊Finish按鈕結(jié)束設(shè)置，即表示已設(shè)定好此工程，并出現(xiàn)PL_FSK的工程管理窗口。單家Next按鈕，這時彈出選擇目標芯片的對話框，首先在Family欄中選擇目標芯片系列，在此選擇Cyclone系列，再次單擊Next按鈕，選擇此系列的具體芯片，單擊Next按鈕后接入下一步。將設(shè)計文件加入工程中，單擊下方的Next按鈕，在彈出來的對話框中單擊File欄中的文件， 所示。 2FSK解調(diào)VHDL文本編輯窗示例(3) 建立工程項目使用File｜New Project Wizard命令打開建立新工程對話框，使用File｜New Project Wizard命令建立新工程。選擇Device Design Files，選擇硬件設(shè)計文件類型為VHDL File，然后在VHDL文本編輯窗中輸入2FSK基于CHDL語言的解調(diào)程序。單擊文件（File）菜單下的新建輸入文件（New），會彈出新建輸入文件對話框。 建立工作庫目錄文件夾為E:/quartus/PL_FSK2/，以便設(shè)計工程項目的存儲。end behav。 計xx信號的脈沖個數(shù)end if。139。elsif xx39。139。039。process(xx,q) 此進程完成FSK解調(diào)begin if q=11 then m=0。en