2fsk數(shù)字信號頻帶傳輸系統(tǒng)的設(shè)計(jì)和建模論文(編輯修改稿)
2025-07-16 07:31 本頁面
【文章內(nèi)容簡介】 ENTITY Q_5 IS PORT(CLK:IN STD_LOGIC。 系統(tǒng)時(shí)鐘 START:IN STD_LOGIC。 開始調(diào)制信號X:IN STD_LOGIC。 基帶信號 Y:OUT STD_LOGIC)。 調(diào)制信號END Q_5 。 ARCHITECTURE BEHAV OF Q_5 IS SIGNAL Q1:INTEGER RANGE 0 TO 11。 載波信號F1的分頻計(jì)數(shù)器 SIGNAL Q2:INTEGER RANGE 0 TO 3。 載波信號F2的分頻計(jì)數(shù)器SIGNAL F1,F2:STD_LOGIC。 載波信號F1，F(xiàn)2BEGIN PROCESS(CLK) 產(chǎn)生載波F1BEGIN IF (CLK39。EVENT AND CLK=39。139。) THEN IF START =39。039。 THEN Q1=0。 ELSIF Q1=5 THEN F1=39。139。Q1=Q1+1。 改變Q1可以改變載波F1 的占空比ELSIF Q1=10 THEN F1=39。039。Q1=Q1+1。 ELSIF Q1=11 THEN F1=39。039。Q1=0。 END IF。 END IF。 END PROCESS。 PROCESS(CLK) 產(chǎn)生載波F2BEGIN IF (CLK39。EVENT AND CLK=39。139。) THEN IF START =39。039。 THEN Q2=0。 ELSIF Q2=1 THEN F2=39。039。Q2=Q2+1。 ELSIF Q2=2 THEN F2=39。139。Q2=Q2+1。 ELSIF Q2=3 THEN F2=39。139。Q2=0。 END IF。 END IF。 END PROCESS。 PROCESS(CLK,X) 此進(jìn)程完成對基帶信號的FSK調(diào)制BEGIN IF (CLK39。EVENT AND CLK=39。139。) THEN IF X=39。139。 THEN Y=F1。 X=39。139。時(shí)，輸出F1 ELSE Y=F2。 X=39。039。時(shí)，輸出F2END IF。 END IF。 END PROCESS。 END BEHAV。FSK調(diào)制仿真工程編譯通過后，必須對其功能和時(shí)序性能進(jìn)行仿真測試，以驗(yàn)證設(shè)計(jì)結(jié)果是否滿足設(shè)計(jì)要求。整個(gè)時(shí)序仿真測試流程一般有建立波形文件、輸入信號節(jié)點(diǎn)、設(shè)置波形參數(shù)、編輯輸入信號、波形文件存盤、運(yùn)行仿真器和分析方針波形等步驟。以FSK調(diào)制的輸出作為FSK解調(diào)的輸入。一、FSK調(diào)制波形仿真（1）建立仿真測試波形文件。選擇QuartusII主窗口的F
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