【文章內(nèi)容簡(jiǎn)介】 41995。目前，最新的Verilog語(yǔ)言版本是2000年IEEE公布的Verilog2001標(biāo)準(zhǔn)，其大幅度地提高了系統(tǒng)級(jí)和可綜合性能。VerilogHDL的主要能力VerilogHDL既是一種行為描述語(yǔ)言，也是一種結(jié)構(gòu)描述語(yǔ)言。如果按照一定的規(guī)則和風(fēng)格編寫代碼，就可以將功能行為模塊通過(guò)工具自動(dòng)轉(zhuǎn)化為門級(jí)互連的結(jié)構(gòu)模塊。這意味著利用Verilog語(yǔ)言所提供的功能，就可以構(gòu)造一個(gè)模塊間的清晰結(jié)構(gòu)來(lái)描述復(fù)雜的大型設(shè)計(jì)，并對(duì)所需的邏輯電路進(jìn)行嚴(yán)格的設(shè)計(jì)。此外，VerilogHDL語(yǔ)言還有一個(gè)重要特征就是：和C語(yǔ)言風(fēng)格有很多的相似之處，學(xué)習(xí)起來(lái)比較容易。VerilogHDL和VHDL的區(qū)別VerilogHDL和VHDL都是用于邏輯設(shè)計(jì)的硬件描述語(yǔ)言。VHDL在1987年成為IEEE標(biāo)準(zhǔn)，VerilogHDL則在1995年才成為IEEE標(biāo)準(zhǔn)，這是因?yàn)榍罢呤敲绹?guó)軍方組織開(kāi)發(fā)的，而后者則是從民間公司轉(zhuǎn)化而來(lái)，要成為國(guó)際標(biāo)準(zhǔn)就必須放棄專利。相比而言，VerilogHDL具有更強(qiáng)的生命力。VerilogHDL和VHDL的相同點(diǎn)在于：都能形式化地抽象表示電路的行為和結(jié)構(gòu)；支持邏輯設(shè)計(jì)中層次與范圍的描述；可以簡(jiǎn)化電路行為的描述；具有電路仿真和驗(yàn)證機(jī)制；支持電路描述由高層到低層的綜合轉(zhuǎn)換；與實(shí)現(xiàn)工藝無(wú)關(guān)；便于管理和設(shè)計(jì)重用。但VerilogHDL和VHDL又有各自的特點(diǎn)，由于VerilogHDL推出較早，因而擁有更廣泛的客戶群體、更豐富的資源。VerilogHDL還有一個(gè)優(yōu)點(diǎn)就是容易掌握，如果具有C語(yǔ)言學(xué)習(xí)的基礎(chǔ)，很快就能夠掌握。而VHDL需要Ada編程語(yǔ)言基礎(chǔ)，一般需要半年以上的專業(yè)培訓(xùn)才能夠掌握。傳統(tǒng)觀點(diǎn)認(rèn)為VerilogHDL在系統(tǒng)級(jí)抽象方面較弱，不太適合特大型的系統(tǒng)。但經(jīng)過(guò)Verilog2001標(biāo)準(zhǔn)的補(bǔ)充之后，系統(tǒng)級(jí)表述性能和可綜合性能有了大幅度提高。當(dāng)然，這兩種語(yǔ)言也仍處于不斷完善的過(guò)程中，都在朝著更高級(jí)描述語(yǔ)言的方向前進(jìn)。第三章 系統(tǒng)總體方案設(shè)計(jì)與 FPGA 設(shè)計(jì)開(kāi)發(fā) FPGA 設(shè)計(jì)流程 FPGA 的設(shè)計(jì)流程即使用編程工具和相應(yīng) EDA（電子設(shè)計(jì)自動(dòng)化）開(kāi)發(fā)軟件對(duì)FPGA 芯片進(jìn)行設(shè)計(jì)開(kāi)發(fā)的一個(gè)過(guò)程。一個(gè) FPGA 完整設(shè)計(jì)流程包括的主要步驟有：功能定義/器件選型、電路設(shè)計(jì)輸入、功能仿真、邏輯綜合、綜合后仿真、實(shí)現(xiàn)與布局布線、布線后時(shí)序仿真、板級(jí)仿真與驗(yàn)證及芯片編程與調(diào)試等。一個(gè) FPGA的完整設(shè)計(jì)流程如圖 31 所示。1. 功能定義/器件選型 在一個(gè) FPGA 設(shè)計(jì)項(xiàng)目開(kāi)始前，首先要進(jìn)行系統(tǒng)功能的定義和設(shè)計(jì)模塊的劃分，根據(jù)項(xiàng)目任務(wù)的要求，綜合考慮 FPGA 芯片本身的各種資源、工作速度和芯片成本等因素，來(lái)選擇合適的 FPGA 芯片和合理的設(shè)計(jì)方案。一般采用自頂向下的設(shè)計(jì)方法，把系統(tǒng)由上至下逐層次地劃分為若干設(shè)計(jì)模塊，直到劃分為底層的基本單元為止。2. 電路設(shè)計(jì)輸入 FPGA 設(shè)計(jì)開(kāi)發(fā)人員將所設(shè)計(jì)的電路功能描述輸入 FPGA 開(kāi)發(fā)軟件。設(shè)計(jì)輸入方法有：硬件描述語(yǔ)言（HDL）、原理圖和狀態(tài)機(jī)輸入等。由于 HDL 輸入法采用自頂向下模塊化設(shè)計(jì)，輸入效率高，可移植和通用性好，易于維護(hù)等突出優(yōu)勢(shì)，應(yīng)用最廣，在實(shí)際開(kāi)發(fā)中主流應(yīng)用的硬件描述語(yǔ)言有 VHDL 和 Verilog HDL。圖表 3. 功能仿真 電路設(shè)計(jì)完成后，需要在編譯前對(duì)所設(shè)計(jì)的電路進(jìn)行邏輯功能驗(yàn)證，以驗(yàn)證電路功能是否符合設(shè)計(jì)要求。此時(shí)的功能仿真又稱為前仿真，是不包含各種延遲信息，僅對(duì)邏輯功能進(jìn)行驗(yàn)證的一種仿真。在仿真過(guò)程中發(fā)現(xiàn)錯(cuò)誤，需要及時(shí)返回修改設(shè)計(jì)。功能仿真是整個(gè)系統(tǒng)設(shè)計(jì)中，非常關(guān)鍵的一環(huán)。常用的仿真工具有：Mentor 公司的 Modelsim，Sysnopsys 公司的 VCS 等。4. 邏輯綜合邏輯綜合是指將 HDL 語(yǔ)言或原理圖等較高抽象層次的描述，編譯轉(zhuǎn)換為底層與、或、非門和觸發(fā)器等基本邏輯單元構(gòu)成的邏輯連接網(wǎng)表（Netlist）的過(guò)程。經(jīng)邏輯綜合后產(chǎn)生的并非真實(shí)門級(jí)電路，需經(jīng)布局布線后得到具體真實(shí)的門級(jí)電路。常用的綜合工具有：Sysnopsys 公司的 Synplify/Synplify Pro，及 FPGA 廠商自己的綜合工具軟件，如 Xilinx 公司開(kāi)發(fā)軟件 ISE 中集成的 XST。5. 綜合后仿真 綜合后仿真是為檢查綜合結(jié)果是否符合設(shè)計(jì)要求，由于綜合工具的日益成熟，一般的設(shè)計(jì)也可省略這一步。綜合后仿真會(huì)將綜合生成的標(biāo)準(zhǔn)延時(shí)文件反標(biāo)注到仿真模型中，因此綜合后仿真可估計(jì)門延時(shí)，但還不能估計(jì)線延時(shí)。 在功能仿真中介紹的仿真工具，也支持綜合后仿真。6. 實(shí)現(xiàn)與布局布線 設(shè)計(jì)實(shí)現(xiàn)是將綜合得到的邏輯連接網(wǎng)表通過(guò) FPGA 廠商的開(kāi)發(fā)軟件，映射到具體型號(hào) FPGA 芯片上的過(guò)程。Xilinx FPGA 的實(shí)現(xiàn)過(guò)程可分為：翻譯（Translate）、映射（Map）和布局布線（Place amp。 Route）三個(gè)步驟。在實(shí)現(xiàn)的過(guò)程中，需要添加用戶約束，如管腳約束和時(shí)序約束。在實(shí)現(xiàn)完成后，軟件工具會(huì)生成各種報(bào)告，如時(shí)序報(bào)告，資源使用情況報(bào)告等，用戶需要仔細(xì)檢查相關(guān)報(bào)告。由于 FPGA 芯片的內(nèi)部結(jié)構(gòu)只有 FPGA 廠商最為了解，因此實(shí)現(xiàn)不使用第三方工具軟件，必須選擇 FPGA 廠商提供的工具軟件。常用的實(shí)現(xiàn)工具有：Xilinx 公司的 ISE，及 Altera 公司的 QuartusⅡ。7. 時(shí)序仿真 時(shí)序仿真，是通過(guò)將布局布線得到的各種延時(shí)信息反注解到設(shè)計(jì)網(wǎng)表中，來(lái)檢查電路設(shè)計(jì)中有無(wú)時(shí)序違規(guī)。時(shí)序仿真包含門延時(shí)、線延時(shí)等各種延時(shí)信息，通過(guò)時(shí)序仿真來(lái)檢測(cè)電路設(shè)計(jì)是否滿足時(shí)序約束條件及器件的建立、保持時(shí)間等時(shí)序規(guī)則，以消除電路中可能存在的競(jìng)爭(zhēng)冒險(xiǎn)及時(shí)序不穩(wěn)定現(xiàn)象，是非常重要的。在功能仿真中介紹的仿真工具，都能夠有效支持時(shí)序仿真。8. 板級(jí)仿真與驗(yàn)證 一般認(rèn)為，當(dāng)系統(tǒng)工作頻率超過(guò) 50MHz 時(shí)，就會(huì)遇到信號(hào)完整性問(wèn)題，同時(shí)隨著系統(tǒng)和器件工作頻率的不斷提升，信號(hào)完整性的問(wèn)題會(huì)愈發(fā)顯著。因此對(duì)于高速電路設(shè)計(jì)，還需要考慮 PCB 設(shè)計(jì)可能遇到的信號(hào)完整性及電磁干擾等問(wèn)題，采用第三方工具進(jìn)行板級(jí)仿真與驗(yàn)證。低速電路設(shè)計(jì)可以省略此步驟。9. 芯片編程與調(diào)試 FPGA 的最后一個(gè)設(shè)計(jì)步驟就是芯片編程與調(diào)試。實(shí)現(xiàn)完成后產(chǎn)生相應(yīng)配置文件，將配置文件的編程數(shù)據(jù)加載到 FPGA 芯片中，完成芯片編程后，在實(shí)際硬件環(huán)境下進(jìn)行測(cè)試調(diào)試。 調(diào)制器設(shè)計(jì) 調(diào)制原理 二進(jìn)制相位鍵控信號(hào)的調(diào)制原理相位鍵控又稱為相移鍵控或移相鍵控,由于它在抗躁聲性能上優(yōu)于ASK和FSK,而且信道頻帶利用率可做得較高,因此被廣泛應(yīng)用于數(shù)字通信中。二進(jìn)制鍵控就是利用二進(jìn)制數(shù)字基帶信號(hào)去控制載波信號(hào)的相位,使載波的相位發(fā)生跳變的制方式。根據(jù)用載波相位表示數(shù)字信息的方式不同,相位鍵控又分為絕對(duì)移相鍵控和相對(duì)移相鍵控兩種。絕對(duì)移相鍵控(PSK一PhaseshiftKeying),是利用已調(diào)信號(hào)中載波的不同相位直接來(lái)表示數(shù)字基帶信號(hào)。在二進(jìn)制絕對(duì)移相(簡(jiǎn)記為ZPSK或BPSK一BinaryPS勒中,數(shù)字基帶信號(hào)為“1”碼時(shí),己調(diào)信號(hào)與未調(diào)載波同相。數(shù)字基帶信號(hào)為`,039。,時(shí),已調(diào)信號(hào)與未調(diào)載波反相。載波的相位隨調(diào)制信號(hào)1或O而改變,通常用相位O和兀來(lái)分別表示二進(jìn)制數(shù)字基帶信號(hào)的1或O。二進(jìn)制相移鍵控已調(diào)信號(hào)的時(shí)域表達(dá)式為:式中：這種以載波的不同相位直接去表示相應(yīng)數(shù)字信息的相位鍵控,通常被稱為絕對(duì)移相方式。圖 直接調(diào)相法是先將單級(jí)性數(shù)字基帶信號(hào)轉(zhuǎn)換為雙級(jí)性數(shù)字基帶信號(hào),然后用雙級(jí)性數(shù)字基帶信號(hào)與載波直接相乘來(lái)實(shí)現(xiàn)。ZPSK信號(hào)可以看作是雙級(jí)性數(shù)字基帶信號(hào)作用下的數(shù)字調(diào)幅信號(hào)。ZPSK信號(hào)可以看成是雙級(jí)性全占空數(shù)字基帶脈沖信號(hào)與載波相乘的結(jié)果。ZPSK波形相位是相對(duì)于未調(diào)載波相位而言的,必須與未調(diào)載波比較才能看出它所表示的數(shù)字信息。圖 正交調(diào)制原理調(diào)制信號(hào)控制載波的某一個(gè)(或幾個(gè))參數(shù),使這個(gè)參數(shù)按照調(diào)制信號(hào)的規(guī)律而變化的過(guò)程叫做調(diào)制。載波可以是正弦波或脈沖序列,以正弦型信號(hào)作為載波的調(diào)制叫做連續(xù)波調(diào)制。對(duì)于連續(xù)波調(diào)制,已調(diào)信號(hào)的數(shù)字表達(dá)式為：調(diào)制信號(hào)可以分別“寄生”在己調(diào)信號(hào)的振幅、頻率和相位中,相應(yīng)的調(diào)制就是調(diào)幅、調(diào)頻及調(diào)相這三大類熟知的調(diào)制方式。由于頻率和相位有著一定的關(guān)系,為便于分析,可將上式改寫為：所以：式中：這就是調(diào)制信號(hào)中同相和正交的兩個(gè)分量。在當(dāng)代通信中,通信信號(hào)的種類很多,但是從理論上來(lái)說(shuō),各種通信信號(hào)都可以用正交調(diào)制的方法加以實(shí)現(xiàn)。圖 ,可以寫出正交調(diào)制實(shí)現(xiàn)的時(shí)域表達(dá)式由于各種調(diào)制信號(hào)都是在數(shù)字域?qū)崿F(xiàn)的,因此,在數(shù)字域?qū)崿F(xiàn)時(shí)要對(duì)上式進(jìn)行數(shù)字化。 調(diào)制器子模塊設(shè)計(jì) 相位加法器 相位加法器，通過(guò)改變輸入的相位控制字 P，可以改變 DDS 輸出合成信號(hào)的相位參數(shù)。相位加法器的實(shí)現(xiàn)結(jié)構(gòu)如圖 。圖 相位加法器的字長(zhǎng)與相位加法器的字長(zhǎng)相同均為 N=14，當(dāng)相位控制字 P（即圖中信號(hào) phase_set）由 0 變?yōu)?S（S≠0）時(shí)，相位累加器輸出（圖中信號(hào) phase）與相位控制字 P 相加之和輸出給波形存儲(chǔ)器，會(huì)使得輸出幅度信號(hào)值的相位加14/ 2NS=，從而使最后輸出的信號(hào)產(chǎn)生相移。需要注意控制 phase_set 與 phase相加后，不能產(chǎn)生溢出。本論文的 FSK 數(shù)字調(diào)制系統(tǒng)對(duì)相位的調(diào)節(jié)不是必須的信號(hào)phase_set 默認(rèn)為零值。 波形存儲(chǔ)器 對(duì)于一個(gè)周期的正弦波或余弦波連續(xù)信號(hào)，通過(guò)在其相位軸方向上以等量相位間隔對(duì)信號(hào)進(jìn)行相位幅值取樣，即可得到一個(gè)周期的正弦波或余弦波信號(hào)多個(gè)取樣點(diǎn)處的離散相位幅值序列。根據(jù)合成波形的精度要求，把一個(gè)周期的正弦波或余弦波連續(xù)信號(hào)模擬幅值進(jìn)行量化，轉(zhuǎn)換成一系列離散的二進(jìn)制編碼表示的數(shù)字量。對(duì)于 N 位尋址的波形存儲(chǔ)器 ROM，相當(dāng)于把0 ~ 2π 相位的正弦波或余弦波信號(hào)離散成具有2N個(gè)樣點(diǎn)的幅值序列，若 ROM 存儲(chǔ)的數(shù)據(jù)位數(shù)為 L，則2N個(gè)樣點(diǎn)量化后的正弦波或余弦波幅值以 L 位二進(jìn)制數(shù)值固化在 ROM 中。輸入相位地址，即可從 ROM 中立即查找得到對(duì)應(yīng)的正弦波或余弦波幅值數(shù)據(jù)。將正弦波和余弦波信號(hào)量化后的波形數(shù)據(jù)分別存儲(chǔ)于 SIN_ROM 和 COS_ROM 中，波形存儲(chǔ)器的實(shí)現(xiàn)結(jié)構(gòu)如圖 所示。圖 由于正弦波和余弦波波形的對(duì)稱性，因此可以僅存儲(chǔ)正弦波和余弦波一個(gè)周期波形中0 ~ π / 2的波形信息，來(lái)降低 ROM 的使用容量，壓縮后 ROM 使用的容量?jī)H為壓縮前 ROM 使用容量的四分之一。在本設(shè)計(jì)中，相位加法器輸出的波形存儲(chǔ)器初始取樣地址（即上圖中信號(hào) phase_add）為 14 位，ROM 的數(shù)據(jù)位 L=9 位，相位累加器的最大滿量值為 M=15980。將相位累加器與相位控制字 P 相加后得到的相位數(shù)據(jù) phase_add 輸入比較器，判定此時(shí)的相位值對(duì)應(yīng)一個(gè)周期中哪一個(gè)四分之一周期內(nèi)的波形，由比較結(jié)果比較器判定當(dāng)前相位對(duì)應(yīng)哪一個(gè)四分之一周期的波形，并輸出相應(yīng)指示信號(hào) phase_sign，根據(jù)對(duì)應(yīng)四分之一周期波形的不同，對(duì)相位累加值進(jìn)行相應(yīng)調(diào)整來(lái)得到 ROM 的查找地址。當(dāng) phase_addM/4 時(shí)，表明此時(shí)相位值對(duì)應(yīng)第一個(gè)四分之一周期內(nèi)的波形幅度值，此時(shí) phase_add 可直接作為 ROM 的查找地址，phase_sign=“00”；當(dāng) M/4phase_addM/2 時(shí)，表明此時(shí)相位值對(duì)應(yīng)第二個(gè)四分之一周期內(nèi)的波形幅度值，phase_add 不能直接作為 ROM 的查找地址，需要進(jìn)行的處理是 phase _ rom = M / 4 ? (phase_add ? M/ 4) ? 1，phase_rom 即為 ROM 的查找地址，pha