【文章內(nèi)容簡介】 號(hào)prn有跳變時(shí)激活進(jìn)程。如果此時(shí)置位信號(hào)prn有效（高電平），D觸發(fā)器dff2被置位，輸出信號(hào)q為高電平；如果置位信號(hào)prn無效（低電平），而且此時(shí)時(shí)鐘出現(xiàn)上跳沿，則D觸發(fā)器dff2的輸出信號(hào)q變?yōu)檩斎胄盘?hào)d；否則，D觸發(fā)器dff2的輸出信號(hào)q保持原值。圖216為帶異步置位D觸發(fā)器的仿真波形圖：圖216 帶異步置位D觸發(fā)器的仿真圖形例2123為帶異步復(fù)位D觸發(fā)器的VHDL模型：dff3是一個(gè)帶異步復(fù)位的D觸發(fā)器，當(dāng)時(shí)鐘信號(hào)clk或者復(fù)位信號(hào)clr有跳變時(shí)激活進(jìn)程。如果此時(shí)復(fù)位信號(hào)clr有效（高電平），D觸發(fā)器dff3被復(fù)位，輸出信號(hào)q為低電平；如果復(fù)位信號(hào)clr無效（低電平），而且此時(shí)時(shí)鐘出現(xiàn)上跳沿，則D觸發(fā)器dff3的輸出信號(hào)q變?yōu)檩斎胄盘?hào)d；否則，D觸發(fā)器dff3的輸出信號(hào)q保持原值。圖217為帶異步復(fù)位D觸發(fā)器的仿真波形圖：圖217 帶異步復(fù)位D觸發(fā)器的仿真圖形例2124為帶異步復(fù)位和置位D觸發(fā)器的VHDL模型：dff4是一個(gè)帶異步復(fù)位和置位的D觸發(fā)器，當(dāng)時(shí)鐘信號(hào)clk、復(fù)位信號(hào)clr或者置位信號(hào)prn有跳變時(shí)激活進(jìn)程。如果此時(shí)復(fù)位信號(hào)clr有效（高電平），D觸發(fā)器dff4被復(fù)位，輸出信號(hào)q為低電平；如果復(fù)位信號(hào)clr無效（低電平），而置位信號(hào)有效（高電平），D觸發(fā)器dff4被置位，輸出信號(hào)q為高電平；如果復(fù)位信號(hào)clr和置位信號(hào)prn都無效（低電平），而且此時(shí)時(shí)鐘出現(xiàn)上跳沿，則D觸發(fā)器dff4的輸出信號(hào)q變?yōu)檩斎胄盘?hào)d；否則，D觸發(fā)器dff4的輸出信號(hào)q保持原值。圖218為帶異步復(fù)位和置位D觸發(fā)器的仿真波形圖：圖218 帶異步復(fù)位和置位D觸發(fā)器的仿真圖形例2125為帶同步置位D觸發(fā)器的VHDL模型。在該例中dff5是一個(gè)帶同步置位的D觸發(fā)器，當(dāng)時(shí)鐘信號(hào)clk有跳變時(shí)激活進(jìn)程。如果此時(shí)置位信號(hào)prn有效（高電平），D觸發(fā)器dff5被置位，輸出信號(hào)q為高電平；如果置位信號(hào)prn無效（低電平），而且此時(shí)時(shí)鐘出現(xiàn)上跳沿，則D觸發(fā)器dff5的輸出信號(hào)q變?yōu)檩斎胄盘?hào)d；否則，D觸發(fā)器dff5的輸出信號(hào)q保持原值。圖219為帶同步置位D觸發(fā)器的仿真波形圖：圖219 帶同步置位D觸發(fā)器的仿真圖形例2126為帶同步復(fù)位D觸發(fā)器的VHDL模型：dff6是一個(gè)帶同步復(fù)位的D觸發(fā)器，當(dāng)時(shí)鐘信號(hào)clk有跳變時(shí)激活進(jìn)程。如果此時(shí)復(fù)位信號(hào)clr有效（高電平），D觸發(fā)器dff6被復(fù)位，輸出信號(hào)q為低電平；如果復(fù)位信號(hào)clr無效（低電平），而且此時(shí)時(shí)鐘出現(xiàn)上跳沿，則D觸發(fā)器dff6的輸出信號(hào)q變?yōu)檩斎胄盘?hào)d；否則，D觸發(fā)器dff6的輸出信號(hào)q保持原值。圖2110為帶同步復(fù)位D觸發(fā)器仿真波形圖：圖2110 帶同步復(fù)位D觸發(fā)器的仿真圖形例2127為帶同步置位和復(fù)位D觸發(fā)器的VHDL模型：dff7是一個(gè)帶同步復(fù)位和置位的D觸發(fā)器，當(dāng)時(shí)鐘信號(hào)clk有跳變時(shí)激活進(jìn)程。如果此時(shí)復(fù)位信號(hào)clr有效（高電平），D觸發(fā)器dff7被復(fù)位，輸出信號(hào)q為低電平；如果復(fù)位信號(hào)clr無效（低電平），而置位信號(hào)有效（高電平），D觸發(fā)器dff7被置位，輸出信號(hào)q為高電平；如果復(fù)位信號(hào)clr和置位信號(hào)prn都無效（低電平），而且此時(shí)時(shí)鐘出現(xiàn)上跳沿，則D觸發(fā)器dff7的輸出信號(hào)q變?yōu)檩斎胄盘?hào)d；否則，D觸發(fā)器dff7的輸出信號(hào)q保持原值。圖2111為帶同步置位和復(fù)位D觸發(fā)器的仿真波形圖：圖2111 帶同步置位和復(fù)位D觸發(fā)器的仿真圖形（2）T觸發(fā)器T觸發(fā)器的特點(diǎn)是在時(shí)鐘沿處輸出信號(hào)發(fā)生翻轉(zhuǎn)。按照有無復(fù)位、置位信號(hào)以及使能信號(hào)等，T觸發(fā)器也有多種類型。例2128為帶異步復(fù)位T觸發(fā)器的VHDL模型：tff1是一個(gè)帶有異步復(fù)位的T觸發(fā)器。每當(dāng)時(shí)鐘信號(hào)clk或者復(fù)位信號(hào)clr有跳變時(shí)進(jìn)程被激活。如果此時(shí)復(fù)位信號(hào)clr有效（高電平），T觸發(fā)器tff1被復(fù)位，輸出信號(hào)q為低電平；如果復(fù)位信號(hào)clr無效（低電平），而時(shí)鐘信號(hào)clk出現(xiàn)上跳沿，則T觸發(fā)器tff1的輸出信號(hào)q發(fā)生翻轉(zhuǎn)；否則，輸出信號(hào)q保持不變。圖2112為帶異步復(fù)位T觸發(fā)器的仿真波形圖：圖2112 帶異步復(fù)位T觸發(fā)器的仿真圖形例2129為帶異步置位T觸發(fā)器的VHDL模型：tff2是一個(gè)帶有異步置位的T觸發(fā)器。每當(dāng)時(shí)鐘信號(hào)clk或者置位信號(hào)prn有跳變時(shí)進(jìn)程被激活。如果此時(shí)置位信號(hào)prn有效（高電平），T觸發(fā)器tff2被置位，輸出信號(hào)q為高電平；如果置位信號(hào)prn無效（低電平），而時(shí)鐘信號(hào)clk出現(xiàn)上跳沿，則T觸發(fā)器tff2的輸出信號(hào)q發(fā)生翻轉(zhuǎn)；否則，輸出信號(hào)q保持不變。圖2113為帶異步置位T觸發(fā)器的仿真波形圖：圖2113 帶異步置位T觸發(fā)器的仿真圖形例21210為帶使能（enable）端和異步復(fù)位T觸發(fā)器的VHDL模型：tff3是一個(gè)帶有異步復(fù)位和使能的T觸發(fā)器。每當(dāng)時(shí)鐘信號(hào)clk或者復(fù)位信號(hào)clr有跳變時(shí)進(jìn)程被激活。如果此時(shí)復(fù)位信號(hào)clr有效（高電平），T觸發(fā)器tff3被復(fù)位，輸出信號(hào)q為低電平；如果復(fù)位信號(hào)clr無效（低電平），而時(shí)鐘信號(hào)clk出現(xiàn)上跳沿，并且觸發(fā)器翻轉(zhuǎn)使能信號(hào)en有效（高電平），則T觸發(fā)器tff3的輸出信號(hào)q發(fā)生翻轉(zhuǎn)；否則，輸出信號(hào)q保持不變。圖2114為帶使能端和異步復(fù)位T觸發(fā)器的仿真波形圖：圖2114 帶使能端和異步復(fù)位T觸發(fā)器的仿真圖形（3）JK觸發(fā)器JK觸發(fā)器中，J、K信號(hào)分別扮演置位、復(fù)位信號(hào)的角色。為了更清晰的表示出JK觸發(fā)器的工作過程，以下給出JK觸發(fā)器的真值表（如表211所示）。JKCLKQn+100↑Qn10↑101↑011↑NOT QnXX↓Qn表211 JK觸發(fā)器真值表按照有無復(fù)位（clr）、置位（prn）信號(hào)，常見的JK觸發(fā)器也有多種類型，例21211為基本JK觸發(fā)器的VHDL模型：jkff1是一個(gè)基本的JK觸發(fā)器類型。在時(shí)鐘上升沿，根據(jù)j、k信號(hào)，輸出信號(hào)q作相應(yīng)的變化。用case語句實(shí)現(xiàn)if條件語句，即簡化了語句，又增加了效率。圖2115為基本JK觸發(fā)器的仿真波形圖：圖2115 基本JK觸發(fā)器的仿真圖形例21212為帶異步復(fù)位（clr）、置位（prn）的JK觸發(fā)器的VHDL模型：jkff2是一個(gè)帶有異步復(fù)位和置位的JK觸發(fā)器模型。每當(dāng)時(shí)鐘信號(hào)clk、置位信號(hào)prn或者復(fù)位信號(hào)clr有跳變時(shí)激活進(jìn)程。如果此時(shí)復(fù)位信號(hào)clr有效（高電平），JK觸發(fā)器jkff2被復(fù)位，輸出信號(hào)q為低電平；如果復(fù)位信號(hào)clr無效（低電平），而置位信號(hào)prn有效（高電平），則JK觸發(fā)器jkff2被置位，輸出信號(hào)q為高電平；如果復(fù)位信號(hào)clr和置位信號(hào)prn都無效（低電平），在時(shí)鐘上升沿，根據(jù)j、k信號(hào)的變化，輸出信號(hào)q作相應(yīng)的變化。圖2116為帶異步復(fù)位、置位JK觸發(fā)器的仿真波形圖：圖2116 帶異步復(fù)位、置位JK觸發(fā)器的仿真圖形1．寄存器（Register）：寄存器（register）也是一種重要的基本時(shí)序電路。顧名思義，寄存器主要是用來寄存信號(hào)的值，包括標(biāo)量和向量。在數(shù)字系統(tǒng)設(shè)計(jì)中，可將寄存器分成通用寄存器和移位寄存器。（1）通用寄存器：通用寄存器的功能是在時(shí)鐘的控制下將輸入數(shù)據(jù)寄存，在滿足輸出條件時(shí)輸出數(shù)據(jù)。例2131為通用寄存器的VHDL模型：reg是一個(gè)通用寄存器，在時(shí)鐘信號(hào)clk的上升沿，如果輸出使能信號(hào)enable有效（高電平），則輸入信號(hào)d送到寄存器中，輸出信號(hào)q為輸入信號(hào)d的值，否則輸出信號(hào)q保持原值不變，亦即起到鎖存數(shù)據(jù)的作用。圖2117為通用寄存器的仿真波形圖：圖2117 通用寄存器的仿真圖形（2）移位寄存器：顧名思義，移位寄存器的功能是寄存輸入數(shù)據(jù)，并在控制信號(hào)的作用下將輸入數(shù)據(jù)移位輸出。移位寄存器種類繁多，大致可以歸納為邏輯移位寄存器和算術(shù)移位寄存器兩大類。邏輯移位寄存器的特點(diǎn)是，高位和低位移入的數(shù)據(jù)都為零；算術(shù)移位寄存器的特點(diǎn)是，高位移入的數(shù)據(jù)為相應(yīng)符號(hào)的擴(kuò)展，低位移入的數(shù)據(jù)為零。例2132為簡單移位寄存器的VHDL模型：在每個(gè)時(shí)鐘的上升沿，移位寄存器shift根據(jù)控制指令control將輸入數(shù)據(jù)d邏輯左移相應(yīng)位后輸出。圖2118為簡單移位寄存器的仿真波形圖：