【文章內(nèi)容簡介】 _mi2。 wire [5:0] my_mo1。 m u3 (.mi1(… ), .mi2(… ), .mo1(my_mo1))。 …… endmodule 微電子中心 電子設(shè)計自動化基礎(chǔ) 51 模塊的層次結(jié)構(gòu) 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 Synopsys Design Objects: Verilog Perspective 微電子中心 電子設(shè)計自動化基礎(chǔ) 52 模塊的層次結(jié)構(gòu) 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 Synopsys Design Objects: Verilog Perspective module mux31 (out, a, b, c, sel0 , sel1)。 input a,b,c,sel0,sel1。 output out。 wire out。 muxtwo muxtwo1 (.out(temp), .a(a), .b(b), .sel(sel0))。 muxtwo muxtwo2 (.out(out), .a(temp), .b(c), .sel(sel1))。 endmodule 微電子中心 電子設(shè)計自動化基礎(chǔ) 53 模塊的層次結(jié)構(gòu) 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 Synopsys Design Objects: Verilog Perspective 微電子中心 電子設(shè)計自動化基礎(chǔ) 54 Verilog模塊小結(jié) 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 1) Verilog程序是由模塊構(gòu)成的，模塊是可進行層次嵌套。 2) 每個模塊要進行端口定義，并說明輸入輸出端口， 然后對模塊的功能進行行為邏輯描述。 3) Verilog程序的書寫格式自由，一行可以寫幾個語句， 一個語句也可以分寫在多行。 4) 除了 endmodule語句外 , 每個語句和 數(shù)據(jù)定義 的最后必須有分號 5) 可以用 /*.....*/和 //...對 Verilog HDL程序的任何部分作注釋。 微電子中心 電子設(shè)計自動化基礎(chǔ) 55 Verilog的基本單元 （ primitives） 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 Verilog基本單元提供基本的邏輯功能， 這些邏輯功能是預定義的，用戶不需要再定義這些基本功能。 基本單元是 Verilog開發(fā)庫的一部分。 基本單元庫是自下而上的設(shè)計方法的一部分。 微電子中心 電子設(shè)計自動化基礎(chǔ) 56 Verilog的基本單元 （ primitives） 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 基本單元名稱 功能 and or not buf xor nand nor xnor Logical And Logical Or Inverter Buffer Logical Exclusive Or Logical And Inverted Logical Or Inverted Logical Exclusive Or Inverted 微電子中心 電子設(shè)計自動化基礎(chǔ) 57 Verilog的基本單元 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 端口可擴展性 除了 not和 buf的所有基本門可以有多個輸入， 但只能有一個輸出。 not和 buf門可以有多個輸出，但只能有一個 輸入。 微電子中心 電子設(shè)計自動化基礎(chǔ) 58 Verilog的基本單元 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 端口可擴展性 基本單元引腳的數(shù)目由連接到門上的 的數(shù)量決定。 and u2 (sa, a, nsl)； and u3 (sb, b, sl, x)； 因此當基本單元輸入或輸出的數(shù)量變化時用戶不需要重定義一個新的邏輯功能。 微電子中心 電子設(shè)計自動化基礎(chǔ) 59 Verilog的基本單元 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 帶條件的基本單元 Verilog采用的四值邏輯系統(tǒng) ?0?, Low, False, Logic Low, Ground, VSS, Negative Assertion ?1?, High, True, Logic High, Power, VDD, VCC, Positive Assertion ?X? Unknown: Occurs at Logical Which Cannot be Resolved Conflict HiZ, High Impedance, Tri Stated, Disabled Driver (Unknown) 微電子中心 電子設(shè)計自動化基礎(chǔ) 60 Verilog的基本單元 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 帶條件的基本單元 ① Verilog有四種不同類型的條件 基本單元 ② 這四種基本單元只能有三個 port： output, input, enable ③ 這些單元由 enable端口使能。 ? 當基本單元使能信號無效時，輸出高阻態(tài)。 基本單元名稱 功能 bufif1 條件緩沖器，邏輯 1 使能 bufif0 條件緩沖器，邏輯 0 使能 notif1 條件反相器，邏輯 1 使能 notif0 條件反相器，邏輯 1 使能 微電子中心 電子設(shè)計自動化基礎(chǔ) 61 Verilog的基本單元 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 帶條件的基本單元 條件 基本單元有三個端口：輸出、數(shù)據(jù)輸入、使能輸入 微電子中心 電子設(shè)計自動化基礎(chǔ) 62 Verilog的基本單元 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 基本單元的實例化 （ instance） （ 1）在端口列表中，先說明輸出端口，然后是輸入端口 位置對應法 and u1 (sa, sel, a)。 （ 2）實例化時實例的名字是可選項 and (out, in1, in2, in3, in4)。 // unnamed instance buf b1 (out1, out2, in)。 // named instance （ 3）延時說明是可選項。所說明的延時是固有延時，輸出信號經(jīng)過所說明的延時才變化；沒有說明時延時為 0。 notif0 3 n1 (out, in, trl)。 // delay specified 微電子中心 電子設(shè)計自動化基礎(chǔ) 63 Verilog的基本單元 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 基本單元的實例化 （ instance） module intr_sample。 reg A。 wire Y。 not 10 intrinsic (Y, A)。 initial begin A = 0。 15 A = 1。 15 A = 0。 8 A = 1。 8 A = 0。 11 A = 1。 10 $finish。 end endmodule 仿真波形 固有延時 微電子中心 電子設(shè)計自動化基礎(chǔ) 64 Verilog的基本單元 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 模塊的實例化 （ 1）模塊實例化時實例 必須 有一個名字。 使用位置映射時，端口次序與模塊的說明相同。 使用名稱映射時，端口次序與位置無關(guān) （ 2）沒有連接的輸入端口初始化值為 x， 所以對于不關(guān)心的輸入端口通常應連作 無效值 。 微電子中心 電子設(shè)計自動化基礎(chǔ) 65 Verilog的基本單元 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 模塊的實例化 module p (o1, o2, i1, i2)。 output o1, o2。 input i1, i2。 . . . endmodule module test。 p c1 (Q, R, J, K)。 // Positional mapping p c2 (.i2(K), .o1(Q), .o2(R), .i1(J))。 // Named mapping p c3 (Q, , J, K)。 // One port left unconnected p c4 (.i1(J), .o1(Q))。 // Named, two unconnected ports endmodule 名稱映射的語法： .內(nèi)部信號（外部信號） 沒有連接時通常會產(chǎn)生警告 微電子中心 電子設(shè)計自動化基礎(chǔ) 66 第 2章 Verilog基本語法 一、 Verilog是模塊化語言 二、數(shù)據(jù)類型、運算符 三 、 行為建模 微電子中心 電子設(shè)計自動化基礎(chǔ) 67 第 2章 Verilog基本語法 二、數(shù)據(jù)類型、運算符 術(shù)語定義 注釋 常量 特殊符號 標志符 數(shù)據(jù)類型 運算符 1 2 3 5 4 6 7 微電子中心 電子設(shè)計自動化基礎(chǔ) 68 術(shù)語定義 第 2章 Verilog基本語法 二、數(shù)據(jù)類型、運算符 空白符： 空格、 Tabs及換行 Identifier： 標志符， Verilog中對象（如模塊或端 口）的名字 Lexical：語言中的字或詞匯。 LSB：最低有效位 (Least Significant Bit) MSB：最高有效位 (Most Significant Bit) 微電子中心 電子設(shè)計自動化基礎(chǔ) 69 第 2章 Verilog基本語法 二、數(shù)據(jù)類型、運算符 術(shù)語定義 注釋 常量 特殊符號 標志符 數(shù)據(jù)類型 運算符 1 2 3 5 4 6 7 微電子中心 電子設(shè)計自動化基礎(chǔ) 70 注釋 第 2章 Verilog基本語法 二、數(shù)據(jù)類型、運算符 module mux21(out, a, b, sel)。 // Port declarations output out。 input sel, // control input b, /* data inputs */ a。 /* The list logic selects input ”a” when sel = 0 and it selects ”b” when sel = 1. */ not u1(nsel, sel)。 and u2(a1, a, nsel)。 // What does this line do? and u3(b1, b, sel)。 or u4(out, a1, b1)。 endmodule Verilog格式自由 使用空白符可提高可讀性及代碼組織。 Verilog忽略空白符除非用于分開其它的語言標記。 微電子中心 電子設(shè)計自動化基礎(chǔ) 71 第 2章 Verilog基本語法