【文章內容簡介】 系統性能特點完成一系列準確的測試與仿真操作，在完成實際系統的安裝后，還能對系統上的目標器件進行所謂邊界掃描測試，嵌入式邏輯分析儀的應用。這一切都極大地提高了大規(guī)模系統電子設計的自動化程度。（5）無論傳統的應用電子系統設計得如何完美，使用了多么先進的功能器件，都掩蓋不了一個無情的事實，即該系統對于設計者來說，沒有任何自主知識產權可言，因為系統中的關鍵性的器件往往并非出自設計者之手，這將導致該系統在許多情況下的應用直接受到限制?；贓DA技術的設計則不同，由于用HDL表達的成功的專用功能設計在實現目標方面有很大的可選性，它既可以用不同來源的通用FPGA/CPLD實現，也可以直接以ASIC來實現，設計者擁有完全的自主權，再無受制于人之虞。（6）傳統的電子設計方法自今沒有任何標準規(guī)范加以約束，因此，設計效率低，系統性能差，開發(fā)成本高，市場競爭能力小。EDA技術的設計語言是標準化的，不會由于設計對象的不同而改變；它的開發(fā)工具是規(guī)范化的，EDA軟件平臺支持任何標準化的設計語言；它的設計成果是通用性的，IP核具有規(guī)范的接口協議。良好的可移植與可測試性，為系統開發(fā)提供了可靠的保證。（7）從電子設計方法學來看，EDA技術最大的優(yōu)勢就是能將所有設計環(huán)節(jié)納入統一的自頂向下的設計方案中。（8）EDA不但在整個設計流程上充分利用計算機的自動設計能力，在各個設計層次上利用計算機完成不同內容的仿真模擬，而且在系統板設計結束后仍可利用計算機對硬件系統進行完整的測試。對于傳統的設計方法，如單片機仿真器的使用僅僅只能在最后完成的系統上進行局部的軟件仿真調試，在整個設計的中間過程是無能為力的。至于硬件系統測試，由于現在的許多系統主板不但層數多，而且許多器件都是BGA（BallGrid Array）封裝，所有引腳都在芯片的底面，焊接后普通的儀器儀表無法接觸到所需要的信號點，因此無法測試。 面向FPGA的EDA開發(fā)流程完整地了解利用EDA技術進行設計開發(fā)的流程對于正確地選擇和使用EDA軟件，優(yōu)化設計項目，提高設計效率十分有益。一個完整的、典型的EDA設計流程既是自頂向下設計方法的具體實施途徑，也是EDA工具軟件本身的組成結構。 設計輸入圖15所示是基于EDA軟件的FPGA開發(fā)流程框圖，以下將分別介紹各設計模塊的功能特點。對于目前流行的用于FPGA開發(fā)的EDA軟件，圖15所示的設計流程具有一般性。圖15 FPGA的EDA開發(fā)流程將電路系統以一定的表達方式輸入計算機，是在EDA軟件平臺上對FPGA/CPLD開發(fā)的最初步驟。通常，使用EDA工具的設計輸入可分為兩種類型。1．圖形輸入圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入等方法。狀態(tài)圖輸入方法就是根據電路的控制條件和不同的轉換方式，用繪圖的方法，在EDA工具的狀態(tài)圖編輯器上繪出狀態(tài)圖，然后由EDA編譯器和綜合器將此狀態(tài)變化流程圖形編譯綜合成電路網表。波形圖輸入方法則是將待設計的電路看成是一個黑盒子，只需告訴EDA工具該黑盒子電路的輸入和輸出時序波形圖，EDA工具即能據此完成黑盒子電路的設計。原理圖輸入方法是一種類似于傳統電子設計方法的原理圖編輯輸入方式，即在EDA軟件的圖形編輯界面上繪制能完成特定功能的電路原理圖。原理圖由邏輯器件（符號）和連接線構成，圖中的邏輯器件可以是EDA軟件庫中預制的功能模塊，如與門、非門、或門、觸發(fā)器以及各種含74系列器件功能的宏功能塊，甚至還有一些類似于IP的功能塊。用原理圖表達的輸入方法的優(yōu)點是顯而易見的，如設計者進行電子線路設計不需要增加新的諸如HDL等的相關知識；設計過程形象直觀，適用于初學或教學演示；對于較小的電路模型，其結構與實際電路十分接近，設計者易于把握電路全局；由于設計方式接近于底層電路布局，因此易于控制邏輯資源的耗用，節(jié)省面積。然而，使用原理圖輸入的設計方法的缺點同樣是十分明顯的，如由于圖形設計方式并沒有得到標準化，不同的EDA軟件中的圖形處理工具對圖形的設計規(guī)則、存檔格式和圖形編譯方式都不同，因此圖形文件兼容性差，難以交換和管理；隨著電路設計規(guī)模的擴大，原理圖輸入描述方式必然引起一系列難以克服的困難，如電路功能原理的易讀性下降，錯誤排查困難，整體調整和結構升級困難。例如，將一個4位的單片機設計升級為8位單片機幾乎難以在短期內準確無誤地實現；由于圖形文件的不兼容性，性能優(yōu)秀的電路模塊移植和再利用十分困難；由于在原理圖中已確定了設計系統的基本電路結構和元件，留給綜合器和適配器的優(yōu)化選擇的空間已十分有限，因此難以實現用戶所希望的面積、速度以及不同風格的綜合優(yōu)化，顯然，原理圖的設計方法明顯偏離了電子設計自動化最本質的涵義；在設計中，由于必須直接面對硬件模塊的選用，因此行為模型的建立將無從談起，從而無法實現真實意義上的自頂向下的設計方案。2．硬件描述語言文本輸入這種方式與傳統的計算機軟件語言編輯輸入基本一致，就是將使用了某種硬件描述語言（HDL）的電路設計文本，如VHDL或Verilog的源程序，進行編輯輸入?？梢哉f，應用HDL的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，為EDA技術的應用和發(fā)展打開了一個廣闊的天地。 HDL綜合一般地，綜合是僅對應于HDL而言的。利用HDL綜合器對設計進行綜合是十分重要的一步，因為綜合過程將把軟件設計的HDL描述與硬件結構掛鉤，是將軟件轉化為硬件電路的關鍵步驟，是文字描述與硬件實現的一座橋梁。綜合就是將電路的高級語言（如行為描述）轉換成低級的，可與FPGA／CPLD的基本結構相映射的網表文件或程序。當輸入的HDL文件在EDA工具中檢測無誤后，首先面臨的是邏輯綜合，因此要求HDL源文件中的語句都是可綜合的。在綜合之后，HDL綜合器一般都可以生成一種或多種文件格式網表文件，如有EDIF、VHDL、Verilog等標準格式，在這種網表文件中用各自的格式描述電路的結構。如在VHDL網表文件采用VHDL的語法，用結構描述的風格重新詮釋綜合后的電路結構。整個綜合過程就是將設計者在EDA平臺上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述，依據給定的硬件結構組件和約束控制條件進行編譯、優(yōu)化、轉換和綜合，最終獲得門級電路甚至更底層的電路描述網表文件。由此可見，綜合器工作前，必須給定最后實現的硬件結構參數，它的功能就是將軟件描述與給定的硬件結構用某種網表文件的方式對應起來，成為相應的映射關系。如果把綜合理解為映射過程，那么顯然這種映射不是惟一的，并且綜合的優(yōu)化也不是單純的或一個方向的。為達到速度、面積、性能的要求，往往需要對綜合加以約束，稱為綜合約束。 布線布局（適配）適配器也稱結構綜合器，它的功能是將由綜合器產生的網表文件配置于指定的目標器件中，使之產生最終的下載文件，如JEDEC、Jam格式的文件。適配所選定的目標器件（FPGA/CPLD芯片）必須屬于原綜合器指定的目標器件系列。通常，EDA軟件中的綜合器可由專業(yè)的第三方EDA公司提供，而適配器則需由FPGA/CPLD供應商提供。因為適配器的適配對象直接與器件的結構細節(jié)相對應。邏輯綜合通過后必須利用適配器將綜合后網表文件針對某一具體的目標器件進行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產生的仿真文件作精確的時序仿真，同時產生可用于編程的文件。 仿真在編程下載前必須利用EDA工具對適配生成的結果進行模擬測試，就是所謂的仿真。仿真就是讓計算機根據一定的算法和一定的仿真庫對EDA設計進行模擬，以驗證設計，排除錯誤。仿真是在EDA設計過程中的重要步驟。圖15所示的時序與功能門級仿真通常由PLD公司的EDA開發(fā)工具直接提供（當然也可以選用第三方的專業(yè)仿真工具），它可以完成兩種不同級別的仿真測試。（1）時序仿真。就是接近真實器件運行特性的仿真，仿真文件中已包含了器件硬件特性參數，因而，仿真精度高。但時序仿真的仿真文件必須來自針對具體器件的適配器。綜合后所得的EDIF等網表文件通常作為FPGA適配器的輸入文件，產生的仿真網表文件中包含了精確的硬件延遲信息。（2）功能仿真。它是直接對VHDL、原理圖描述或其他描述形式的邏輯功能進行測試模擬，以了解其實現的功能是否滿足原設計要求的過程，仿真過程不涉及任何具體器件的硬件特性。不經歷適配階段，在設計項目編輯編譯（或綜合）后即可進入門級仿真器進行模擬測試。直接進行功能仿真的好處是設計耗時短，對硬件庫、綜合器等沒有任何要求。對于規(guī)模比較大的設計項目，綜合與適配在計算機上的耗時是十分可觀的，如果每一次修改后的模擬都必須進行時序仿真，顯然會極大地降低開發(fā)效率。因此，通常的做法是，首先進行功能仿真，待確認設計文件所表達的功能滿足設計者原有意圖時，即邏輯功能滿足要求后，再進行綜合、適配和時序仿真，以便把握設計項目在硬件條件下的運行情況。 下載和硬件測試把適配后生成的下載或配置文件，通過編程器或編程電纜向FPGA或CPLD進行下載，以便進行硬件調試和驗證（Hardware Debugging）。通常，將對CPLD的下載稱為編程（Program），對FPGA中的SRAM進行直接下載的方式稱為配置（Configure），但對于反熔絲結構和Flash結構的FPGA的下載和對FPGA的專用配置ROM的下載仍稱為編程。FPGA與CPLD的辨別和分類主要是根據其結構特點和工作原理。通常的分類方法是：（1）以乘積項結構方式構成邏輯行為的器件稱為CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice（原Vantis）的Mach系列等。（2）以查表法結構方式構成邏輯行為的器件稱為FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K、ACEX1K或Cyclone系列等。當然也有從下載方式上分的。有關FPGA/CPLD下載的詳細情況將在第2章中介紹。最后是將含有載入了設計的FPGA或CPLD的硬件系統進行統一測試，以便最終驗證設計項目在目標系統上的實際工作情況，以排除錯誤，改進設計。 專用集成電路設計流程專用集成電路ASIC（Application Specific Integrated Circuits）是相對于通用集成電路而言的，ASIC主要指用于某一專門用途的集成電路器件。ASIC分類大致如圖16所示，分為數字ASIC、模擬ASIC和數?；旌螦SIC。 專用集成電路ASIC設計方法對于數字ASIC，其設計方法有多種。按版圖結構及制造方法分，有半定制（Semi custom）和全定制（Fullcustom）兩種實現方法，如圖17所示。ASIC的全定制方法是一種基于晶體管級的，手工設計版圖的制造方法。設計者需要使用全定制版圖設計工具來完成，設計者必須考慮晶體管版圖的尺寸、位置、互連線等技術細節(jié)，并據此確定整個電路的布局布線，以使設計的芯片的性能、面積、功耗、成本達到最優(yōu)。顯然，在全定制設計中，人工參與的工作量大，設計周期長，而且容易出錯。 圖16 ASIC分類 圖17 ASIC實現方法然而利用全定制方法設計的電路，面積利用率最高，性能較好，功耗較低，有利于降低設計成本，提高芯片的集成度和工作速度，以及降低功耗。在通用中小規(guī)模集成電路設計、模擬集成電路，包括射頻級集成器件的設計，以及有特殊性能要求和功耗要求的電路或處理器中的特殊功能模塊電路的設計中被廣泛采用。ASIC的半定制法是一種約束性設計方式，約束的目的是簡化設計，縮短設計周期，降低設計成本，提高設計正確率。半定制法按邏輯實現的方式不同，可再分為門陣列法、標準單元法和可編程邏輯器件法。門陣列（Gate Array）法是較早使用的一種ASIC設計方法，又稱為母片（Master Slice）法。需預先設計和制造好各種規(guī)模的母片，其內部成行成列，并等間距地排列著基本單元的陣列。除金屬連線及引線孔以外的各層版圖圖形均固定不變，只剩下一層或兩層金屬鋁連線及孔的掩膜需要根據用戶電路的不同而定制。每個基本單元是以三對或五對晶體管組成，基本單元的高度和寬度都是相等的，并按行排列。設計人員只需要設計到電路一級，將電路的網表文件交給IC廠家即可。IC廠家根據網表文件描述的電路連接關系，完成母片上電路單元的布局及單元間的連線，然后對這部分金屬線及引線孔的圖形進行制版和流片。這種設計方式涉及的工藝少、模式規(guī)范、設計自動化程度高、設計周期短、造價低，且適合于小批量的ASIC設計。所有這些都有賴于事先制備母片及庫單元，并經過驗證。門陣列法的缺點是芯片面積利用率低，靈活性差，對設計限制得過多。標準單元（Standard Cell）法必須預建完善的版圖單元庫，庫中包括以物理版圖級表達的各種電路元件和電路模塊“標準單元”，可供用戶調用以設計不同的芯片。這些單元的邏輯功能、電性能及幾何設計規(guī)則等都已經過分析和驗證。與門陣列庫單元不同的是，標準單元的物理版圖將從最低層至最高層的各層版圖設計圖形都包括在內。在設計布圖時，從單元庫中調出標準單元按行排列，行與行之間留有布線通道，同行或相鄰行的單元相連可通過單元行的上、下通道完成。隔行單元之間的垂直方向互連則必須借用事先預留在“標準單元”內部的走線道（feedthrough）或在兩單元間設置的“走線道單元”（feedthrough cell）或“空單元”（empty cell）來完成連接。標準單元法設計ASIC的優(yōu)點是：（1）比門陣列法具有更加靈活的布圖方式。（2）“標準單元”預先存在單元庫中，可以極大地提高設計效率。（3）可以從根本上解決布通率問題，達到100%的布通率。（4）可以使設計者更多地從設計項目的高層次關注電路的優(yōu)化和性能問題。（5）標準單元設計模式自動化程度高、設計周期短、設計效率高，十分適合利用功能強大的EDA工具進行ASIC的設計。因此標準單元法是目前ASIC設計中應用最廣泛的設計方法之一。標準單元法還有一個重要的優(yōu)勢，即它與可編程邏輯器件法的應用有相似點，它們都是建立在標準單元庫的基礎之上的，因此從FPGA/CPLD設計向使用標準單元法設計的ASIC設計遷移是十分方便的。利用這