freepeople性欧美熟妇, 色戒完整版无删减158分钟hd, 无码精品国产vα在线观看DVD, 丰满少妇伦精品无码专区在线观看,艾栗栗与纹身男宾馆3p50分钟,国产AV片在线观看,黑人与美女高潮,18岁女RAPPERDISSSUBS,国产手机在机看影片

正文內(nèi)容

第2章cpld與fpga工作原理簡(jiǎn)介(編輯修改稿)

2024-08-16 08:28 本頁(yè)面
 

【文章內(nèi)容簡(jiǎn)介】 可編程與陣列 乘積項(xiàng)選擇矩陣 固定或陣列 擴(kuò)展乘積項(xiàng) 可編程寄存器 16個(gè) 宏單元 LAB 2/16個(gè) 芯片 二、宏單元: 可編程的“與”陣列 PIA:可編程連線陣 programmable Interconnect Array 共享擴(kuò)展乘積項(xiàng):增加輸入數(shù), 用于復(fù)雜電路設(shè)計(jì)。 每個(gè)宏單元提供一個(gè)單獨(dú)的乘積項(xiàng),通過(guò)一個(gè)非門取反后反饋到邏輯陣列中,可被 LAB內(nèi)任何一個(gè)或全部宏單元使用和共享。采用共享擴(kuò)展項(xiàng)后要增加一個(gè)短的延時(shí). 乘積項(xiàng)選擇矩陣 輸出: 寄存器:輸入 清 0、置 CLK CLKEN 固定或陣列:組合電路 并行擴(kuò)展乘積項(xiàng) 并聯(lián)擴(kuò)展項(xiàng)是宏單元中一些沒(méi)有被使用的乘積項(xiàng),可分配到鄰近的宏單元去實(shí)現(xiàn)快速、復(fù)雜的邏輯函數(shù)。 允許最多 20個(gè)乘積項(xiàng)直接送到宏單元的“或”邏輯,其中 5個(gè)乘積項(xiàng)是由宏單元本身提供的, 15個(gè)并聯(lián)擴(kuò)展項(xiàng)是從同一個(gè) LAB中鄰近宏單元借用的。 當(dāng)需要并聯(lián)擴(kuò)展時(shí),“或”邏輯的輸出通過(guò)一個(gè)選擇分配器,送往下一個(gè)宏單元的并聯(lián)擴(kuò)展“或”邏輯輸入端。 可配置寄存器:可單獨(dú)編程為帶有可編程時(shí)鐘控制的 D、 T、 JK或 SR觸發(fā)器 , 也可將寄存器旁路 , 實(shí)現(xiàn)組合邏輯方式 。 每個(gè)寄存器支持異步清零和異步置位功能.乘積項(xiàng)選擇矩陣分配乘積項(xiàng)來(lái)控制這些操作。此外,每一個(gè)寄存器的復(fù)位端可以由低電平有效的全局復(fù)位專用引腳 GCLRn信號(hào)來(lái)驅(qū)動(dòng)。 每個(gè)可編程寄存器可以按三種時(shí)鐘輸入模式工作: ● 全局時(shí)鐘信號(hào):該模式能實(shí)現(xiàn)最快的時(shí)鐘到輸出 (clock to Output)性能,這時(shí)全局時(shí)鐘輸入直接連向每一個(gè)寄存器的 CLK端。 ● 全局時(shí)鐘信號(hào)帶時(shí)鐘信號(hào)使能。由于仍使用全局時(shí)鐘,輸出較快. ● 用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘:宏單元或 I/ O信號(hào)進(jìn)行鐘控,速度稍慢。 三、邏輯陣列塊 [LAB] 16個(gè)宏單元的陣列組成一個(gè) LAB 四、芯片 LAB PIA(Programmable Interconnect Array) 可編程連線陣 :LAB與 全局總線連接 I/ O控制塊:控制 I/ O引腳,有輸入、輸出和雙向方式. FPGA結(jié)構(gòu)與工作原理 FPGA即現(xiàn)場(chǎng)可編程門陣列 (Field Programmable Gate Array) 一、 FPGA結(jié)構(gòu)框圖 : FLEX10K 由嵌入式陣列塊 EAB、邏輯陣列塊 LAB、 Fast Track和 I/O控制單元 IOC四部分組成 . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC FLEX 10K系列 FPGA結(jié)構(gòu)圖 . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . .
點(diǎn)擊復(fù)制文檔內(nèi)容
數(shù)學(xué)相關(guān)推薦
文庫(kù)吧 www.dybbs8.com
備案圖片鄂ICP備17016276號(hào)-1