第2章cpld與fpga工作原理簡(jiǎn)介-文庫吧
2025-07-05 08:28 本頁面
【正文】 都可編程。 例 22： 6x3PLA與 8x3PROM的比較 兩者在大部分實(shí)際應(yīng)用中，可實(shí)現(xiàn)相同的邏輯功能。 優(yōu)點(diǎn)：乘積項(xiàng)數(shù)量減少，門利用率高 缺點(diǎn)：算法復(fù)雜、器件的運(yùn)行速度下降 。 與陣列不采用全譯碼的方式，標(biāo)準(zhǔn)的與或表達(dá)式已不適用，需要把邏輯函數(shù)化成最簡(jiǎn)的與或表達(dá)式，然后用可編程的與陣列構(gòu)成與項(xiàng)，用可編程的或陣列構(gòu)成與項(xiàng)的或運(yùn)算。在有多個(gè)輸出時(shí)，要盡量利用公共的與項(xiàng)，以提高陣列的利用率。 應(yīng)用：全定制 ASIC設(shè)計(jì) ，手工化簡(jiǎn) PAL 與陣列可編程、或陣列固定 對(duì)于多個(gè)乘積項(xiàng)， PAL通過輸出反饋和互連的方式解決，即允許輸出端的信號(hào)再饋入下一個(gè)與陣列。 時(shí)序電路的實(shí)現(xiàn)： 時(shí)序電路由組合電路及存儲(chǔ)單元構(gòu)成 (鎖存器、觸發(fā)器、 RAM)，組合電路部分的可編程問題已解決，只要加上鎖存器、觸發(fā)器即可。 例 23： PALl6V8的部分結(jié)構(gòu)圖：輸出反饋、 D觸發(fā)器 缺點(diǎn)： 為適應(yīng)不同應(yīng)用需要， PAL的輸出 I／ O結(jié)構(gòu)很多，應(yīng)用設(shè)計(jì)者在設(shè)計(jì)不同功能的電路時(shí)，要采用不同輸出 I／ O結(jié)構(gòu)的 PAL器件。帶來使用、生產(chǎn)的不便。 PAL一般采用熔絲工藝生產(chǎn)．一次可編程，修改不方便。 被 GAL取代 GAL 1985年， Lattice 特點(diǎn)： 1）采用 EEPROM工藝，具有電可擦除重復(fù)編程的特點(diǎn)。 2）在“與－或”陣列結(jié)構(gòu)上沿用了 PAL的與陣列可編程、或陣列固定的結(jié)構(gòu)。 3）輸出結(jié)構(gòu)較大改進(jìn)，增加了輸出邏輯宏單元 OLMC(Output Logic Macro Cell)。 OLMC單元的組態(tài)： 1） OLMC的結(jié)構(gòu)： OLMC中有 4個(gè)多路選擇器，通過不同的選擇方式可以產(chǎn)生多種輸出結(jié)構(gòu)。 這些輸出結(jié)構(gòu)分別屬于三種模式，一旦確定了某種模式，所有的 OLMC都將工作在同一種模式下。 2）組態(tài)簡(jiǎn)介 組合輸出 可配置成 組合輸出雙向口 寄存器輸出 寄存器輸出雙向口 專用輸入等。 優(yōu)點(diǎn)： 設(shè)計(jì)極為靈活。 具有結(jié)構(gòu)重構(gòu)和輸出端的任何功能均可移到另一輸出引腳上的功能，可簡(jiǎn)化電路板的布局布線，使系統(tǒng)的可靠性進(jìn)一步地提高。 3）寄存器模式：有寄存器，三態(tài)門 A、寄存器輸出結(jié)構(gòu)： B、寄存器模式組合輸出雙向口結(jié)構(gòu) 4）復(fù)合模式：無寄存器，三態(tài)門可用 A、復(fù)合組合輸出結(jié)構(gòu) B、組合輸出雙向口結(jié)構(gòu) 3)簡(jiǎn)單模式：特點(diǎn)：三態(tài)門固定 A、反饋輸入結(jié)構(gòu)： “與一或”陣列沒輸出功能，但可作為相鄰單元信號(hào)反饋輸入，該單元反饋輸入端信號(hào)來自另一個(gè)相鄰單元。 B、輸出反饋結(jié)構(gòu) C、簡(jiǎn)單模式輸出結(jié)構(gòu) 編輯 ABEL文本文件 *.ABL，生成 JED網(wǎng)表文件 簡(jiǎn)單 PLD早期器件，規(guī)模小，只能實(shí)現(xiàn)通用數(shù)字邏輯電路 (如 74系列 )的一些功能，由 “與一或”門陣列和輸入輸出單元組成。 CPLD結(jié)構(gòu)與工作原理 CPLD即 Complex Programmable Logic Device復(fù)雜可編程邏輯器件。 典型產(chǎn)品 Altera的 MAX7000S。結(jié)構(gòu)和工作原理 一、結(jié)構(gòu)：
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