第2章cpld與fpga工作原理簡介(已修改)
2024-08-06 08:28 本頁面
【正文】 第 2章 CPLD與 FPGA 工作原理簡介 PLD： Programmable Logic Device 可編程邏輯器件 是一種數(shù)字集成電路的半成品，在其芯片上按一定排列方式集成了大量的門和觸發(fā)器等基本邏輯元件，使用者可利用某種開發(fā)工具對(duì)其進(jìn)行加工，即按設(shè)計(jì)要求將片內(nèi)元件連接起來（編程） 引論 PLD的思想來自 PROM 首先我們對(duì)數(shù)字電路進(jìn)行剖析 數(shù)字電路分類 組合電路： 與時(shí)間無關(guān)，輸出是輸入的函數(shù) 時(shí)序電路： 與時(shí)間有關(guān)，輸出與輸入、輸出的前一狀態(tài)有關(guān)。 時(shí)序電路剖析 組合電路剖析： 由基本門構(gòu)成 : 與、或、非、異或門等 可由單一基本門構(gòu)成 可化為“與 或”表達(dá)式 由組合電路和觸發(fā)器構(gòu)成 =可編程電路結(jié)構(gòu) 電路符號(hào)與簡化符號(hào) 一、電路符號(hào) :原理圖輸入用常用符號(hào)描述 amp。000 = 1000= 10001常 用符 號(hào)國 標(biāo)符 號(hào)非 門 與 門 或 門 異 或 門二、結(jié)構(gòu)介紹用的簡化符號(hào) A B C DYABCDYA B C DYAAAABCDYAAAPLD互補(bǔ)輸入 互補(bǔ)等效 PLD四輸入與門 四輸入與門 PLD四輸入或門 四輸入或門 不連接 固定連接 編程連接 Programmable ROM 可編程只讀存儲(chǔ)器 PROM工作原理 地址譯碼器： 完成 PROM存儲(chǔ)陣列的行的選擇，由 與門 組成。 其字線的邏輯函數(shù)是： Wo=An1．．． Ai Ao W1=An1．．． Ai Ao …… Wn=An1．．． Ai Ao 存儲(chǔ)矩陣 邏輯函數(shù)表示： Fo=Mp1,oWp1+…+Ml,oW1+MooWo F1=Mp1,1Wp1+…+M1,1W1+Mo,1Wo Fm1=Mp1,m1Wp1+…+M1,m 1W1+Mo,m1Wo 其中 : 對(duì)熔絲工藝，熔絲斷相當(dāng)于 Mp1,m1=0；熔絲通相當(dāng)于 Mp1,m1=1 是一個(gè)可編程或陣列 P=2n Mp1,m1是存儲(chǔ)單元陣列第 m1列 p1行單元的值。 …… PROM的 PLD框圖 PROM的陣列圖 早期有人用 ROM做數(shù)字電路。以 4x2PROM為例，說明可將 PROM當(dāng) PLD使用。 例 21：構(gòu)造半加器： 0+0=0 0+1=1 1+0=1 1+1=10 S=Ao⊕ Al =AoAl+AoA1 C=AoA1 陣列點(diǎn)文件 對(duì) PLD器件稱為熔絲圖文件（ Fuse Map)． 對(duì)于 PROM，則為存儲(chǔ)單元的編程數(shù)據(jù)文件 PROM只能用于組合電路，輸入變量的增加會(huì)引起存儲(chǔ)容量的增加，且按 2的冪次方增加。原因：全譯碼 PLA 與陣列和或陣列
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