第2章cpld與fpga工作原理簡介(參考版)
2025-07-23 08:28本頁面
【正文】 當(dāng) EAB用來實(shí)現(xiàn)計(jì)數(shù)器、地址譯碼器、狀態(tài)機(jī)、乘法器、微控制器以及 DSP等復(fù)雜邏輯時(shí)，每個(gè)EAB可以貢獻(xiàn) 100到 600個(gè)等效門。當(dāng)要實(shí)現(xiàn)有關(guān)存儲(chǔ)器功能時(shí)，每個(gè) EAB提供 2048個(gè)位。 IOE可以配置成輸入 、 輸出或雙向口 。 連續(xù)布線 = 每次設(shè)計(jì)重復(fù)的可預(yù)測性和高性能 連續(xù)布線 ( Altera 基于查找表（ LUT）的 FPGA ) LAB LE 四 、 I／ O單元與專用輸入端口 IOC： FLEX10K的引腳由 IOE驅(qū)動(dòng) 。 “ 列互線 ” 連接各行 。 Fast Track連接是由遍布整個(gè)器件的 “ 行互連 ” 和“ 列互線 ” 組成的 。 三 、 快速通道 (Fast Track)： 在 FLEX10K結(jié)構(gòu)中 ， Fast Track遍布于整個(gè)器件 ，可預(yù)測其延時(shí)性能 。 級(jí)聯(lián)鏈可以使用邏輯 “ 與 ”或者邏輯 “ 或 ” 來連接相鄰 LE的輸出 (圖 337)． 每個(gè)附加的 LE提供有效輸入 4個(gè) ， 其延遲會(huì)增加少許 。 進(jìn)位鏈連通 LAB中的所有 LE 可實(shí)現(xiàn)快速加法器 , 比較器和計(jì)數(shù)器 DFF 進(jìn)位輸入 (來自上一個(gè)邏輯單元 ) S1 LE1 查找表 LUT 進(jìn)位鏈 DFF S2 LE2 A1 B1 A2 B2 進(jìn)位輸出 (到 LAB中的下一個(gè)邏輯單元 ) 進(jìn)位鏈 查找表 LUT 4）級(jí)聯(lián)鏈 (CascadeIn)： 可實(shí)現(xiàn)多輸入 (WideInput)邏輯函數(shù)。 3） 進(jìn)位鏈 (CarryIn) 用來支持高速計(jì)數(shù)器和加法器，提供 LE之間快速的向前進(jìn)位功能。該寄存器的時(shí)鐘、清零和置位信號(hào)可由全局信號(hào)通用 I／ O引腳或任何內(nèi)部邏輯驅(qū)動(dòng)。 S=A+BC D C B A S 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 1 1 0 1 0 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 0 1 0 0 1 1 0 1 0 0 1 0 1 1 1 1 0 0 0 1 1 0 1 1 1 1 0 1 1 1 1 例 2－ 4 N不可能很大，否則 LUT的利用率很低，輸入多于N個(gè)的邏輯函數(shù)、必須用幾個(gè)查找表分開實(shí)現(xiàn)。 每個(gè) LE有兩個(gè)輸出可以分別驅(qū)動(dòng)局部互連和快速通道 Fast Track互連， 1）、查找表 LUT原理 Look Up Table，是 FPGA的最小邏輯構(gòu)成單元． 大部分 FPGA采用基于 SRAM的查找表構(gòu)造邏輯函數(shù)。 邏輯單元 LE Logic Element或 LC： Logic Cell 是 FLEX10K結(jié)構(gòu)中的最小單元，實(shí)現(xiàn)邏輯功能。由于仍使用全局時(shí)鐘，輸出較快． ● 用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘：宏單元或 I／ O信號(hào)進(jìn)行鐘控，速度稍慢。 每個(gè)可編程寄存器可以按三種時(shí)鐘輸入模式工作： ● 全局時(shí)鐘信號(hào)：該模式能實(shí)現(xiàn)最快的時(shí)鐘到輸出 (clock to Output)性能，這時(shí)全局時(shí)鐘輸入直接連向每一個(gè)寄存器的 CLK端。 每個(gè)寄存器支持異步清零和異步置位功能．乘積項(xiàng)選擇矩陣分配乘積項(xiàng)來控制這些操作。 當(dāng)需要并聯(lián)擴(kuò)展時(shí)，“或”
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