cpld第1章(參考版)
2025-01-02 05:56本頁(yè)面
【正文】 GAL的可編程輸出結(jié)構(gòu)稱為輸出邏輯宏單元OLMC(Output Logic Macro Cell)。一般在PAL和 GAL的產(chǎn)品中，最多的乘積項(xiàng)數(shù)可達(dá) 8個(gè)。 圖 簡(jiǎn)單 PLD的基本結(jié)構(gòu) PLD主體與門(mén)陣列或門(mén)陣列乘積項(xiàng) 和項(xiàng)輸入電路輸入信號(hào) 互補(bǔ)輸入輸出電路輸出函數(shù)反饋輸入信號(hào)也可反饋到輸入39數(shù)字系統(tǒng)設(shè)計(jì)與數(shù)字系統(tǒng)設(shè)計(jì)與 CPLD應(yīng)用應(yīng)用表 四種 PLD電路的結(jié)構(gòu)特點(diǎn)PLD類 型陣 列 輸出方式與 或PROM 固定 可編程 TS， OCPLA 可編程 可編程 TS， OC， H， LPAL 可編程 固定 TS， I/O，寄存器GAL 可編程 固定 用戶定義40數(shù)字系統(tǒng)設(shè)計(jì)與數(shù)字系統(tǒng)設(shè)計(jì)與 CPLD應(yīng)用應(yīng)用 a. PROM陣列結(jié)構(gòu) b. PLA陣列結(jié)構(gòu)圖 PROM陣列結(jié)構(gòu) 圖 PLA陣列結(jié)構(gòu)41數(shù)字系統(tǒng)設(shè)計(jì)與數(shù)字系統(tǒng)設(shè)計(jì)與 CPLD應(yīng)用應(yīng)用 圖 、圖 分別畫(huà)出了 PROM、 PLA和PAL(GAL)的陣列結(jié)構(gòu)圖。輸入電路由緩沖器組成，它使輸入信號(hào)具有足夠的驅(qū)動(dòng)能力，并產(chǎn)生互補(bǔ)輸入信號(hào)。38數(shù)字系統(tǒng)設(shè)計(jì)與數(shù)字系統(tǒng)設(shè)計(jì)與 CPLD應(yīng)用應(yīng)用2. 簡(jiǎn)單 PLD的基本結(jié)構(gòu) 簡(jiǎn)單 PLD的基本結(jié)構(gòu)框圖如圖 。，因此 E=D=0?；蜷T(mén)的輸出稱為或項(xiàng) F， 圖(b)中或門(mén)輸出 F＝ P1＋ P3＋ P4。列線與行線相交的交叉處若有 “ 圖 (a) PLD的與門(mén)表示法P＝ ABD36數(shù)字系統(tǒng)設(shè)計(jì)與數(shù)字系統(tǒng)設(shè)計(jì)與 CPLD應(yīng)用應(yīng)用c . PLD的或門(mén)表示法 PLD的或門(mén)表示法如圖 (b)所示。 ”，表示有一個(gè)耦合元件固定連接：若有 “ ”，則表示是編程連接；若交叉處無(wú)標(biāo)記，則表示不連接 (被擦除 )。 圖中與門(mén)的輸入線通常畫(huà)成行 (橫 )線，與門(mén)的所有輸入變量都稱為輸入項(xiàng)，并畫(huà)成與行線垂直的列線以表示與門(mén)的輸入。 a. 緩沖器表示法PLD的輸入、輸出緩沖器都采用了互補(bǔ)輸出結(jié)構(gòu)，其表示法如圖 。 33數(shù)字系統(tǒng)設(shè)計(jì)與數(shù)字系統(tǒng)設(shè)計(jì)與 CPLD應(yīng)用應(yīng)用167。簡(jiǎn)單PLD(PROM、 PLA、 PAL和 GAL)、 EPLD和 CPLD都屬于陣列型 PLD。這種 SRAM結(jié)構(gòu)與其它組成方法相比，具有高密度、高速度和高可靠性，同時(shí)這種存儲(chǔ)單元的特殊設(shè)計(jì)，還使它具有很高的穩(wěn)定性，即在最壞的供電條件下，也能正常工作。 圖 FPGA中的 SRAM結(jié)構(gòu)31數(shù)字系統(tǒng)設(shè)計(jì)與數(shù)字系統(tǒng)設(shè)計(jì)與 CPLD應(yīng)用應(yīng)用 在工作狀態(tài)下， MOS開(kāi)關(guān)管處于截止?fàn)顟B(tài)，配置單元的數(shù)據(jù)從反相器的 Q端讀出。它由兩個(gè) CMOS互耦反相器和一個(gè) MOS開(kāi)關(guān)管 V組成。 目前 Xilinx公司生產(chǎn)的 FPGA主要采用這種編程結(jié)構(gòu)。 由于 E2PROM擦除方便，速度快，因而很受用戶歡迎。*Flotox — Floating gate Tunnel Oxide 29數(shù)字系統(tǒng)設(shè)計(jì)與數(shù)字系統(tǒng)設(shè)計(jì)與 CPLD應(yīng)用應(yīng)用 編程時(shí)，源、漏極接地，控制柵 G1加 20V脈沖電壓，襯底中電子通過(guò)隧道效應(yīng)注入到浮柵 G2，脈沖電壓撤除后浮柵上電子可以長(zhǎng)期保留；擦除時(shí)，將控制柵接地，源極浮起，在漏極上加 20V高壓脈沖，浮柵 G2上的電子通過(guò)隧道返回襯底。*FAMOS－ Floating gate Avalanche Injetion MOS UVEPRO－ UltraViolet Erasable Programmable ROM28數(shù)字系統(tǒng)設(shè)計(jì)與數(shù)字系統(tǒng)設(shè)計(jì)與 CPLD應(yīng)用應(yīng)用 電擦除、電可編程的E2PROM編程器件也采用浮柵技術(shù)編程，它的編程元件稱為浮柵隧道氧化層 MOS管 (簡(jiǎn)稱 Flotox管 )，其結(jié)構(gòu)如圖 示。 采用 EPROM編程的器件主要有 EPLD和 CPLD部分產(chǎn)品。漏源間負(fù)高壓去掉后，由于浮柵上的電荷沒(méi)有放電通路，所以能長(zhǎng)期保存下來(lái)，并在漏源之間建立導(dǎo)電溝道， FAMOS管導(dǎo)通，因而達(dá)到編程目的。浮柵上原本不帶電，因此漏源之間沒(méi)有導(dǎo)電溝道，浮柵管完全呈截止?fàn)顟B(tài)。 25數(shù)字系統(tǒng)設(shè)計(jì)與數(shù)字系
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