【文章內容簡介】 bus=8’b11010001。 ? Verilog HDL中的整型數值常量就是整數，有兩種書寫格式：一種是無位寬的十進制表示法，如 132。第二種是定義位寬和進制的表示法，這種表示方法通常是無符號數。 ? 常數書寫格式是： [size]’base value 其中 size是位寬，定義了數值常量的位數（長度）； base 代表這個數據的進制，取值范圍和相應的進制如下表； value是一個數值常量的值，書寫格式與進制 base相對應。 例如 4’h6a8c， 表示一個 4位十六進制數。 2’hf5 等于 8’b11110101； 8’b1111xxxx 等價 2’hfx； 8’b1101zzzz 等價 2’hdz。 Verilog HDL中的進制 base進制代碼取值 對應的進制 b或 B 二進制 o或 O 八進制 d或 D 十進制 h或 H 十六進制 Verilog HDL中的實型數值常量就是浮點數，可以用十進制與科學計數法兩種形式書寫。如果采用十進制格式，小數點兩邊必須都有數字。 Verilog HDL的編程最終是與硬件相對應的。由于硬件電路中信號的邏輯狀態(tài)具有特殊性，即不僅有 0（低電平）和 1（高電平），還有可能是 X（未知狀態(tài)）和 Z（高阻態(tài)），因此 Verilog HDL數值集合有四個基本值： 0：邏輯 0或假狀態(tài)； 1：邏輯 1或真狀態(tài)； X：邏輯不確定； Z：高阻態(tài)。 （ 4）字符串 ? 字符串是雙引號“”括起來的字符序列，必須包含在同 一行中，不能多行書寫。在表達式或賦值語句中作為操作數的字符串被看作ASCII值序列，即一個字符串中的每一個字符對應一個 8位 ASCII值。 （ 5）標識符 ? 標識符是模塊、寄存器、端口、連線、示例和 beginend塊等元素的名稱，是賦給對象的唯一的名稱。標識符可以是字母、數字、 $符和下劃線“ _”字符的任意組合序列。 ? 定義標識符規(guī)則： ? ①首字符不能是數字，必須以字母或下劃線“ _”開頭。 ? ②字符數不能多于 1024。 ? ③標識符區(qū)分大小寫。 ? ④不要與關鍵字同名。 ? 例如 ina、 inb、 adder、 adder name_adder是正確的，而 1a ?b是錯誤的。 （ 6）關鍵字 ? 關鍵字是 Verilog HDL預先定義的專用詞。在 IEEE標準 ——Verilog HDL 13641995中規(guī)定了 102個關鍵詞，都采用小寫形式。關鍵詞有其特定和專有的語法作用，用戶不能再對它們做新的定義。 ? 關鍵字 Alwaysand Assignattribute Begin Buf Bufif0 Bufif1 Case Casex Casez Cmos Deassign Defaultdefparam Disable edge else end endattribute endcase endfunction endmodule endprimitive endspecify endtable endtask event for force forever fork function highz0 highzl if initial inout input integer join large macromodule medium module nand negedge nmos nor not notif0 notifl or output parameter pmos posedge primitive pull0 pull1 pulldown pullup rcmos real realtime reg release repeat rtranifl scalared signed small specify specpram strength strong0 strong1 supply0 supply1 table task time tran tranif0 tranif1 tri tri0 tri1 triand trior triteg unsigned vectored wait wand weak0 weak1 while wire wor xnor xor （ 7）變量 ? 變量是在程序運行時其值可以改變的量。在 Verilog HDL中，變量分為網絡型（ s type）和寄存器型（ register type）兩種。 ①網絡型變量 ? s型變量是輸出值始終根據輸入變化而更新的變量，一般用來定義硬件電路中的各種物理連線。 Verilog HDL提供了多種 s型變量。 ? 常見的 s型變量及說明 類型 功能說明 wire、 tri 連線類型（兩者功能完全相同） wor、 trior 具有線或特性的連線（兩者功能一致） wand、 triand 具有線與特性的連線（兩者功能一致） tri tri0 分別為上拉電阻和下拉電阻 supply supply0 分別為電源（邏輯 1）和地（邏輯 0） s1 s2 s3 ② 寄存器型變量 ? register型變量是用來描述硬件系統(tǒng)的基本數據對象。作為一種數值容器，可以容納當前值，也可以保持歷史值。與寄存器的記憶功能相對應，可以作為模塊各器件間的信息傳遞通道。 ? register型變量與 wire型變量的區(qū)別在于 register型變量需要被明確的賦值， 并且在重新賦值前一直保持原值。 register型變量是在 always、initial等過程語句種定義，并通過過程語句賦值。 ? 常見的 register型變量及說明 類型 功能說明 reg 常用的寄存器型變量 integer 32位帶符號整數型變量 real 64位帶符號實數型變量 time 無符號時間型變量 Verilog HDL的語句 ? Verilog HDL的語句包括賦值語句、條件語句、循環(huán)語句、結構聲明語句和編譯預處理語句等類型，每一類語句又包括幾種不同的語句。在這些語句中，有些語句屬于順序執(zhí)行語句，有些語句屬于并行執(zhí)行語句。 （ 1）賦值語句 ? 在 Verilog HDL中，賦值語句常用于描述硬件設計電路輸出與輸入之間的信息傳送，改變輸出結果。 Verilog HDL有 4種賦值方法：門基元、連續(xù)賦值、過程賦值和非阻塞賦值。 ①門基元賦值語句 ? 門基元賦值語句的格式為： ? 基本邏輯門關鍵字 （門輸出，門輸入 1，門輸入 2， … ，門輸入 n）； ? 例如 4輸入與非門的門基元賦值語句為 nand (y,a,b,c,d)。 //與語句 assign y=~(aamp。bamp。camp。d)等效 ② 連續(xù)賦值語句 ? 連續(xù)賦值語句的關鍵字 assign，賦值符號是“ =”，賦值語句的格式為 assign 賦值變量 =表達式； ? 例如 assign y=~(aamp。bamp。camp。d)； ? 連續(xù)賦值語句的“ =”兩邊的變量都應該是 wire型變量。在執(zhí)行中，輸出y的變化跟隨輸入 a、 b、 c、 d的變化而變化，反映了信息傳送的連續(xù)性。連續(xù)賦值語句用于邏輯門和組合邏輯電路的描述。 ? 例 1 四輸入端與非門的 Verilog HDL源程序 module example1(y,a,b,c,d)。 output y。 input a,b,c,d。 assign 1 y=~(aamp。bamp。camp。d)。 //1表示輸出與輸入信號之間具有 1個單位的時間延遲 endmodule ③ 過程賦值語句 ? 過程賦值語句出現在 initial和 always塊語句中，賦值符號是“ =”，語句格式為： 賦值變量 =表達式； ? 過程賦值語句“ =”左邊的賦值變量必須是（寄存器） reg型變量，其值在該語句結束時即可得到。 ? 如果一個塊語句中包含若干條過程賦值語句，按順序一條一條執(zhí)行，前面的語句沒完成，后面的語句就不能執(zhí)行。 ? 因此，過程賦值語句也稱為阻塞賦值語句。 ④ 非阻塞賦值語句 ? 非阻塞賦值語句也是出現在 initial和 always塊語句中，賦值符號是“ =”，語句格式為： 賦值變量 =表達式； ? 非阻塞賦值語句“ =”左邊的賦值變量必須是（寄存器） reg型變量，其值在塊語句結束時才可得到，與過程賦值語句不同。 ? 例如 下面的塊語句包含 4條賦值語句 always @(posedge clock) m=3。 n=75。 n=m。 r=n。 ? 語句執(zhí)行結束后， r的值是 75，而不是 3，因為第 3行是非阻塞賦值語句“ n=m”，該語句要等到本塊語句結束時， n的值才能改變。 ? 塊語句的“ @(posedge clock)”是定時控制敏感函數，表示時鐘信號 clock的上升沿到來的敏感時刻。 ? 例 2 上升沿觸發(fā)的 D觸發(fā)器的 Verilog HDL源程序 module D_FF(q,d,clock)。 input d,clock。 //屬于 wire型變量，由隱含規(guī)則定義。 output q。 //屬于 reg型變量 reg q。 always @(posedge clock) q=d。 endmodule （ 2）條件語句 ? 條件語句包含 if語句和 case語句，它們都是順序語句，應放在 always塊中。 ① if語句 ? 完整的 Verilog HDL的 if語句結構如下： if（表達式） begin 語句； end else if（表達式） begin 語句； end else begin 語句； end ? 在 if語句中，“表達式”是邏輯表達式或關系表達式，也可以是位寬為 1位的變量。 ? 系統(tǒng)對表達式的值進行判斷， 若為 0， x， z按“假”處理；若為 1，按“真”處理，執(zhí)行指定的語句。 例 3 8線 3線優(yōu)先編碼器的設計 ? 8線 3線優(yōu)先編碼器的功能表 module code(y,a)。 input[7:0] a。 output[2:0] y。 reg[2:0] y。 always @(a) begin if(~a[7]) y=3’b111。 else if(~a[6]) y=3’b110。 else if(~a[5]) y=3’b101。 else if(~a[4]) y=3’b100。 else if(~a[3]) y=3’b011。 else if(~a[2]) y=3’b010。 else if(~a[1]) y=3’b001。 else y=3’b000。 end endmodule 輸入 輸出 in0 in1 in2 in3 in4 in5 in6 in7 out2 out1 out0 x x x x x x x 0 x x x x x x 0 1 x x x x x 0 1 1 x x x x 0 1 1 1 x x x 0 1 1 1 1 x x 0 1 1 1 1 1 x 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 0 0 0 ② case語句 ? case語句是一種多分支的條件語句， case語句的格式為： case（表達式） 選擇值 1： 語句