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正文內(nèi)容

計算機科學與技術(shù)專業(yè)研討(編輯修改稿)

2025-08-10 01:56 本頁面
 

【文章內(nèi)容簡介】 以并行執(zhí)行,最終決定操作發(fā)出的時刻,并為其分配資源和寄存器。這一過程中涉及的各項工作,通常既可以由硬件完成,也可以由軟件(編譯器)完成,這些工作在硬件和軟件間的劃分方式,導致了各種指令級并行處理器在體系結(jié)構(gòu)上的差異。按照這一標準,指令級并行體系結(jié)構(gòu)可分為串行體系結(jié)構(gòu)、相關(guān)體系結(jié)構(gòu)、無關(guān)體系結(jié)構(gòu)和TTA(TransportTriggeredArehiteeture)體系結(jié)構(gòu)幾類,如下圖所示:隱式并行體系結(jié)構(gòu):編譯器生成通常的串行代碼,由硬件作依賴分析、指令調(diào)度和資源分配,硬件通常有一固定大小的指令窗口,在執(zhí)行時對窗口內(nèi)的代碼片段作依賴分析,動態(tài)構(gòu)造依賴圖,并使用記分牌、Tomasul 算法等技術(shù)調(diào)度指令執(zhí)行,以保證指令間的依賴關(guān)系得到滿足,此類結(jié)構(gòu)中有代表性的包括流水線標量結(jié)構(gòu)、超流水線結(jié)構(gòu)和超標量結(jié)構(gòu)等,采用此類結(jié)構(gòu)的處理器系列有Pentium(Intel),PowerPC(IBM),Spare(Sun),Alpha(DEC)等。所謂“隱式”,是指并行在體系結(jié)構(gòu)界面上不可見。相關(guān)體系結(jié)構(gòu):通常稱為數(shù)據(jù)流結(jié)構(gòu),此類結(jié)構(gòu)的編譯器需對串行代碼作依賴分析,生成的目標碼中通過標明操作在依賴圖中的后繼顯式包含此信息,操作的結(jié)果通過令牌(Token)進行傳遞,在執(zhí)行時刻進行令牌匹配,即匹配操作的所有操作數(shù),匹配成功且功能部件可用的操作即可投入執(zhí)行。此類結(jié)構(gòu)未能成功地產(chǎn)品化,但 ManChester 大學[1]和MIT均開發(fā)過研究性的原型系統(tǒng)。無關(guān)體系結(jié)構(gòu):編譯器包攬從依賴分析、指令調(diào)度到資源分配的所有工作,目標碼中顯式標明哪些操作并行執(zhí)行,分別使用哪些功能部件等,硬件僅需對超長指令進行譯碼,剝離日}其中包含的操作,并按照操作碼中指示的資源,分發(fā)到相應的功能部件去執(zhí)行,因此其結(jié)構(gòu)可大為簡化,原則上用于動態(tài)檢測并行性和指令調(diào)度的電路均可省去。有代表性的是超長指令字結(jié)構(gòu)(VLIW)。采用此結(jié)構(gòu)的處理器有Multiflow的Trace系列[Colw88]和Cydrome的Cydra一5[Beek931。Intel和HP不久前共同提出的作為其下一代處理器體系結(jié)構(gòu)的”顯式并行指令計算”體系結(jié)構(gòu)(Explicitly parallel Instruction Computing,EPIC)[2]實際上也是這種結(jié)構(gòu)的改進。TTA體系結(jié)構(gòu):TTA結(jié)構(gòu)比vLIw結(jié)構(gòu)走得更遠,更多的硬件細節(jié)被暴露在體系結(jié)構(gòu)界面上,如功能部件的操作數(shù)鎖存器,結(jié)果鎖存器等,均為體系可見,其指令集中可以說只有一種類型的操作,即數(shù)據(jù)移動,包括通用寄存器之間的移動、鎖存器之間的移動、以及通用寄存器和鎖存器之間的移動,運算操作實現(xiàn)為數(shù)據(jù)移動的副作用,當功能部件的所有操作數(shù)鎖存器中均有數(shù)據(jù)移入時,該功能部件則被觸發(fā),經(jīng)過一定的延遲,結(jié)果在結(jié)果鎖存器中變?yōu)榭捎?。[2],他們對這一新的體系結(jié)構(gòu)作了大量研究,并實現(xiàn)了一個稱為人了口VE了ZNIT的原型系統(tǒng),但目前尚未產(chǎn)品化。(二)各類指令級并行體系結(jié)構(gòu)的特點隱式并行結(jié)構(gòu)在串行結(jié)構(gòu)中加入指令級并行機制,但在體系結(jié)構(gòu)界面上維持不變,從而保持了與串行結(jié)構(gòu)的二進制兼容,這也是流水線和超標量結(jié)構(gòu)成為主流處理器結(jié)構(gòu)的重要原因,這種結(jié)構(gòu)的問題是硬件復雜和動態(tài)調(diào)度的效果不夠理想:限于硬件窗口的大小,依賴分析能夠發(fā)現(xiàn)的無關(guān)指令條數(shù)十分有限,其次,硬件很難實現(xiàn)較為復雜的調(diào)度算法,指令調(diào)度器的能力也很有限,故此類結(jié)構(gòu)的處理器能夠獲得的指令級并行度多在24之間。數(shù)據(jù)流結(jié)構(gòu)的特點在于其執(zhí)行機制是數(shù)據(jù)驅(qū)動,即操作何時執(zhí)行由其操作數(shù)就緒的時間決定,理論上說(不考慮資源),所有操作都是在最早的時刻得到執(zhí)行,因而這種結(jié)構(gòu)應能發(fā)掘大量的指令級并行性,但實際上,這種結(jié)構(gòu)所導致的運行時開銷太大,如令牌的匹配等均為非常費時的操作,因此未能成功地產(chǎn)品化。TTA結(jié)構(gòu)非常新穎,能夠降低由于多個功能部件和多端口的大寄存器文件所帶來的數(shù)據(jù)通路的復雜性,但其編譯器實現(xiàn)復雜,目前尚處于實驗室階段。超長指令字結(jié)構(gòu)大概是最早提出的指令級并行體系結(jié)構(gòu),其思想可以追溯到早期采用微程序控制的處理器中使用的微碼優(yōu)化技術(shù)(水平微碼),通過將依賴分析、指令調(diào)度和資源分配等工作交由編譯器完成,一方面簡化了硬件設(shè)計,使得在芯片上集成更多的功能部件和更大容量的寄存器堆及片上Cache成為可能,另一方面,由編譯器來完成某些工作,如指令調(diào)度和旁路,確能得到更好的效果,但這同時也對編譯器的設(shè)計一提出了更高的要求。此外,由于硬件微體系結(jié)構(gòu)的某些部分在體系結(jié)構(gòu)界面上變?yōu)榭梢?,因此二進制兼容性難以保持,不過Intel宣稱在其即將推出IA一64結(jié)構(gòu)中,通過保留部分硬件互鎖機制,保持了一定程度的二進制兼容性〔Dulo98],其技術(shù)細節(jié)尚不清楚。國外于70年代末、80年代初相繼開展了指令級并行編譯方面的研究和開發(fā),并有一些產(chǎn)品問世,如Mult
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