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2024-08-24 01:56本頁面
【正文】 其中最有名的是Tjdaen和Flynn的結(jié)果，他們發(fā)現(xiàn)在實(shí)際的應(yīng)用程序中，指令級并行度的上限僅為2一3，即平均在每一周期可以并行執(zhí)行的指令約為2一3條，這被稱為“Flynn瓶頸”。Fosetr和Riesman在功能部件數(shù)量不限的前提下作了類似的實(shí)驗(yàn)tFos7t2}，他們發(fā)現(xiàn)若在分支處利用重復(fù)的功能部件同時進(jìn)行兩個方向上的訓(xùn)實(shí)際上，F(xiàn)oster和Risnemna的方法雖不現(xiàn)實(shí)，但卻顯示了“Fylnn瓶頸”作為指令級并行度的上限(不計實(shí)現(xiàn)可能性)是不正確的。Lam和Wlison比較了各種消除控制流影響的方法，得到了與wall相同的結(jié)論[1]。（一）指令級并行體系結(jié)構(gòu)的分類為使一個串行程序能夠以指令級并行的方式執(zhí)行，必須先對程序進(jìn)行分析，以確定操作之間的依賴關(guān)系，進(jìn)而確定哪些操作彼此無關(guān)，可以并行執(zhí)行，最終決定操作發(fā)出的時刻，并為其分配資源和寄存器。按照這一標(biāo)準(zhǔn)，指令級并行體系結(jié)構(gòu)可分為串行體系結(jié)構(gòu)、相關(guān)體系結(jié)構(gòu)、無關(guān)體系結(jié)構(gòu)和TTA(TransportTriggeredArehiteeture)體系結(jié)構(gòu)幾類，如下圖所示:隱式并行體系結(jié)構(gòu):編譯器生成通常的串行代碼，由硬件作依賴分析、指令調(diào)度和資源分配，硬件通常有一固定大小的指令窗口，在執(zhí)行時對窗口內(nèi)的代碼片段作依賴分析，動態(tài)構(gòu)造依賴圖，并使用記分牌、Tomasul 算法等技術(shù)調(diào)度指令執(zhí)行，以保證指令間的依賴關(guān)系得到滿足，此類結(jié)構(gòu)中有代表性的包括流水線標(biāo)量結(jié)構(gòu)、超流水線結(jié)構(gòu)和超標(biāo)量結(jié)構(gòu)等，采用此類結(jié)構(gòu)的處理器系列有Pentium(Intel)，PowerPC(IBM)，Spare(Sun)，Alpha(DEC)等。相關(guān)體系結(jié)構(gòu):通常稱為數(shù)據(jù)流結(jié)構(gòu)，此類結(jié)構(gòu)的編譯器需對串行代碼作依賴分析，生成的目標(biāo)碼中通過標(biāo)明操作在依賴圖中的后繼顯式包含此信息，操作的結(jié)果通過令牌(Token)進(jìn)行傳遞，在執(zhí)行時刻進(jìn)行令牌匹配，即匹配操作的所有操作數(shù)，匹配成功且功能部件可用的操作即可投入執(zhí)行。無關(guān)體系結(jié)構(gòu):編譯器包攬從依賴分析、指令調(diào)度到資源分配的所有工作，目標(biāo)碼中顯式標(biāo)明哪些操作并行執(zhí)行，分別使用哪些功能部件等，硬件僅需對超長指令進(jìn)行譯碼，剝離日}其中包含的操作，并按照操作碼中指示的資源，分發(fā)到相應(yīng)的功能部件去執(zhí)行，因此其結(jié)構(gòu)可大為簡化，原則上用于動態(tài)檢測并行性和指令調(diào)度的電路均可省去。采用此結(jié)構(gòu)的處理器有Multiflow的Trace系列[Colw88]和Cydrome的Cydra一5[Beek931。TTA體系結(jié)構(gòu):TTA結(jié)構(gòu)比vLIw結(jié)構(gòu)走得更遠(yuǎn)，更多的硬件細(xì)節(jié)被暴露在體系結(jié)構(gòu)界面上，如功能部件的操作數(shù)鎖存器，結(jié)果鎖存器等，均為體系可見，其指令集中可以說只有一種類型的操作，即數(shù)據(jù)移動，包括通用寄存器之間的移動、鎖存器之間的移動、以及通用寄存器和鎖存器之間的移動，運(yùn)算操作實(shí)現(xiàn)為數(shù)據(jù)移動的副作用，當(dāng)功能部件的所有操作數(shù)鎖存器中均有數(shù)據(jù)移入時，該功能部件則被觸發(fā)，經(jīng)過一定的延遲，結(jié)果在結(jié)果鎖存器中變?yōu)榭捎?。（二）各類指令級并行體系結(jié)構(gòu)的特點(diǎn)隱式并行結(jié)構(gòu)在串行結(jié)構(gòu)中加入指令級并行機(jī)制，但在體系結(jié)構(gòu)界面上維持不變，從而保持了與串行結(jié)構(gòu)的二進(jìn)制兼容，這也是流水線和超標(biāo)量結(jié)構(gòu)成為主流處理器結(jié)構(gòu)的重要原因，這種結(jié)構(gòu)的問題是硬件復(fù)雜和動態(tài)調(diào)度的效果不夠理想:限于硬件窗口的大小，依賴分析能夠發(fā)現(xiàn)的無關(guān)指令條數(shù)十分有限，其次，硬件很難實(shí)現(xiàn)較為復(fù)雜的調(diào)度算法，指令調(diào)度器的能力也很有限，故此類結(jié)構(gòu)的處理器能夠獲得的指令級并行度多在24之間。TTA結(jié)構(gòu)非常新穎，能夠降低由于多個功能部件和多端口的大寄存器文件所帶來的數(shù)據(jù)通路的復(fù)雜性，但其編譯器實(shí)現(xiàn)復(fù)雜，目前尚處于實(shí)驗(yàn)室階段。此外，由于硬件微體系結(jié)構(gòu)的某些部分在體系結(jié)構(gòu)界面上變?yōu)榭梢?，因此二進(jìn)制兼容性難以保持，不過Intel宣稱在其即將推出IA一64結(jié)構(gòu)中，通過保留部分硬件互鎖機(jī)制，保持了一定程度的二進(jìn)制兼容性〔Dulo98]，其技術(shù)細(xì)節(jié)尚不清楚。進(jìn)入90年代，這一領(lǐng)域成為工業(yè)界和學(xué)術(shù)界的研究熱點(diǎn)，大量新的編譯算法被提出，許多成熟的技術(shù)在產(chǎn)品級編譯器中得到應(yīng)用，HP公司編譯與體系結(jié)構(gòu)實(shí)驗(yàn)室聯(lián)合Illinois大學(xué)IMPACT小組和NewYork大學(xué)ReaCT一ILP小組，共同開發(fā)了一個指令級并行編譯研究的公共平臺一Trmiarna[Kath98]，該系統(tǒng)包括一組平臺性質(zhì)的基礎(chǔ)設(shè)施:如參數(shù)化、可配置的目標(biāo)體系結(jié)構(gòu)及其上的cycle級模擬器、用于描述指令級并行體系結(jié)構(gòu)的機(jī)器描述語言、可擴(kuò)展的程序中問表示等。下面我們對前面提到的幾種有代表性的指令級并行編譯器作簡要介紹。Cydra5為異構(gòu)多處理器系統(tǒng)，由一個專用于數(shù)值計算的數(shù)值處理器NP(Numeric Processor)和一個同構(gòu)的多處理器前端機(jī)子系統(tǒng)組成，NP為超長指令字結(jié)構(gòu)，包含7個完全流水的功能部件，核心操作
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