計(jì)算機(jī)科學(xué)與技術(shù)專業(yè)研討(文件)
【正文】 可按64位訪問，也可按32位、16位訪問。M一MACHINE體系結(jié)構(gòu)的特點(diǎn)在于:216。216。 所有的功能部件流水線均無寫回段，操作隱含地以執(zhí)行段后的鎖存器為結(jié)果寄存器，且所有這些鎖存器均為體系可見。 精確地分析處理器每一節(jié)拍的狀態(tài)。 優(yōu)化使用寄存器和存儲系統(tǒng)。（二） MCC總體結(jié)構(gòu)MCC包含兩個層次的中間表示:216。MCC在結(jié)構(gòu)上分為三個部分，如下圖所示:216。216。216。這里生成精確的調(diào)用圖。 高層優(yōu)化:死代碼刪除、循環(huán)展開、循環(huán)優(yōu)化、(跨迭代)公共子表達(dá)式刪除、復(fù)寫傳播等。這一方法類似于前端掃描輸入串完成語法分析的過程，把輸入的表達(dá)式樹看成是一個輸入串，通過構(gòu)造狀態(tài)轉(zhuǎn)換表，用移進(jìn)、歸約等一系列語義動作來完成指令選擇。建立新的DU、UD和DD鏈，它們反映的是操作之間的流依賴、反依賴和輸出依賴。216。參余立民 可重構(gòu)和多核技術(shù)對嵌入式系統(tǒng)設(shè)計(jì)的影響[期刊論文] 計(jì)算機(jī)工程2008(B09) [2] 許居衍。文216。216。216。216。 控制流和數(shù)據(jù)流分析:劃分基本塊和基本塊之間的流向，進(jìn)行過程內(nèi)和過程間的數(shù)據(jù)流分析，生成表達(dá)式之間的定義一定義鏈(DD鏈)、定義一引用鏈(DU鏈)和引用一定義鏈(UD鏈)。216。216。216。216。 進(jìn)行針對機(jī)器特性的程序優(yōu)化重構(gòu)變換。 發(fā)掘程序中潛在的并行性。但編譯器和其它系統(tǒng)軟件需要做更多的工作適應(yīng)其結(jié)構(gòu)，體現(xiàn)其優(yōu)點(diǎn)。令所有操作的延遲均為編譯可見，實(shí)際上，編譯器知道各種操作讀取操作數(shù)和產(chǎn)生結(jié)果的準(zhǔn)確時刻(相對于操作發(fā)出時刻)。216。功能部件:包括浮點(diǎn)運(yùn)算部件、整數(shù)運(yùn)算部件、譯碼控制及標(biāo)識部件。令局部存貯空間及其管理部件:用于實(shí)現(xiàn)片外局部存貯空間的讀寫操作。最后，按深度優(yōu)先序遍歷調(diào)度后的流圖并釋放代碼。這種方法大致分為四個步驟，首先對每個操作，估算其執(zhí)行頻率，這一過程可以利用性能剖析的結(jié)果和用戶提供的指導(dǎo)信它、。Multiflow的Traee系列也采用了VLIW結(jié)構(gòu)，通常由多個群集(cluster)構(gòu)成，每個群集中有4個流水的功能單元(兩個定點(diǎn)單元和兩個浮點(diǎn)單元)，以及5種共9個寄存器文件(定點(diǎn)浮點(diǎn)寫回定點(diǎn)分支和浮點(diǎn)分支各2)，每條指令包含7個操作(定點(diǎn)浮點(diǎn)分支)l。Cydra5的主要設(shè)計(jì)目標(biāo)之一是支持內(nèi)層循環(huán)的流水方式執(zhí)行，為此在體系結(jié)構(gòu)和編譯器的設(shè)計(jì)一上都采用了許多新的技術(shù)。國外于70年代末、80年代初相繼開展了指令級并行編譯方面的研究和開發(fā)，并有一些產(chǎn)品問世，如Multiflow公司的Traee系列和Cydrome公司的Cydra一5，作為第一代產(chǎn)品化的超長指令字結(jié)構(gòu)的機(jī)器，兩者在商業(yè)上都失敗了，但這兩種機(jī)器的編譯器中所使用的技術(shù)卻成為這個領(lǐng)域中開拓性的工作，對于其后這一領(lǐng)域中的研究工作影響和啟發(fā)非常之大。數(shù)據(jù)流結(jié)構(gòu)的特點(diǎn)在于其執(zhí)行機(jī)制是數(shù)據(jù)驅(qū)動，即操作何時執(zhí)行由其操作數(shù)就緒的時間決定，理論上說(不考慮資源)，所有操作都是在最早的時刻得到執(zhí)行，因而這種結(jié)構(gòu)應(yīng)能發(fā)掘大量的指令級并行性，但實(shí)際上，這種結(jié)構(gòu)所導(dǎo)致的運(yùn)行時開銷太大，如令牌的匹配等均為非常費(fèi)時的操作，因此未能成功地產(chǎn)品化。Intel和HP不久前共同提出的作為其下一代處理器體系結(jié)構(gòu)的”顯式并行指令計(jì)算”體系結(jié)構(gòu)(Explicitly parallel Instruction Computing，EPIC)[2]實(shí)際上也是這種結(jié)構(gòu)的改進(jìn)。此類結(jié)構(gòu)未能成功地產(chǎn)品化，但 ManChester 大學(xué)[1]和MIT均開發(fā)過研究性的原型系統(tǒng)。這一過程中涉及的各項(xiàng)工作，通常既可以由硬件完成，也可以由軟件(編譯器)完成，這些工作在硬件和軟件間的劃分方式，導(dǎo)致了各種指令級并行處理器在體系結(jié)構(gòu)上的差異。80年代末90年代初，隨著超標(biāo)量技術(shù)的逐漸成熟，許多研究者對關(guān)于指令級并行度的結(jié)論感到懷疑，遂重新進(jìn)行了關(guān)于指令級并行度上限的研究，其中以wall于1991年所做的實(shí)驗(yàn)最為全面[2]，他所使用的模型考慮了當(dāng)時提出的各種先進(jìn)的技術(shù)，包括投機(jī)執(zhí)行、訪存識別以及其他各種編譯優(yōu)化技術(shù)，根據(jù)他得到的數(shù)據(jù)，對于包括SPEC在內(nèi)的一大類基準(zhǔn)測試程序，平均能夠得到的并行度的上限是5。現(xiàn)在我們知道，F(xiàn)lynn瓶頸僅在基本塊內(nèi)是正確的，限于當(dāng)時優(yōu)化編譯技術(shù)的水平，刀dane和Flynn既沒有考慮到(或者說沒有想象到)代碼移動越過基本塊邊界的可能性，也沒有考慮到編譯器可能作的其他各種優(yōu)化變換，因而得出了過于悲觀的結(jié)論。由此可見，編譯器在指令級并行處理中的地位是核心的。八十年代以來，隨著半導(dǎo)體技術(shù)的進(jìn)步，在單個處理器芯片上集成的晶體管數(shù)量大大增加，硬件已有能力實(shí)現(xiàn)多個功能部件以及大容量的寄存器堆和片上Cache。通常，在應(yīng)用程序中存在著不同層次的并行性，按照其粒度大小，可
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