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王小玲ddr4存儲器關鍵技術分析(編輯修改稿)

2024-07-26 15:45 本頁面
 

【文章內容簡介】 ,也就是內部數(shù)據(jù)率是外部頻率的1/8。Bank群組結構是一個8n預取群組結構,它可以使用兩個或者四個Bank組,這允許DDR4內存在每個Bank群組單獨被激活、讀取、寫入或刷新操作,這樣可以帶來更高的內存和帶寬,尤其是在小容量內存顆粒的時候。DDR4的單個內存顆粒容量為2Gb16Gb,DDR3最高為8Gb。同時提供了三種數(shù)據(jù)寬度:X4, X8和X16。DDR3里的所有Bank都是共享I/O柵極結構的,DDR4則進行了分組優(yōu)化調度,不同分組之間的寫入讀取轉換速度會更快。DDR3有8個bank,DDR4在X4/X8下有16個bank,分為4個bank組,每個組4個bank。X16下有8個bank,2個bank組,每組4個bank。在不提高突發(fā)長度的前提下,Bank組結構對于提高數(shù)率非常重要。按照之前的慣例,DDR內存的突發(fā)長度總是比前一代提高一倍。它來自于這樣一個事實,內存的核心操作周期基本固定在5ns。通過雙倍預取數(shù)據(jù)和突發(fā)長度,DDR3的數(shù)率從DDR2的800MT/s提高為1600MT/s。但是,突發(fā)長度提到16時,對大多數(shù)系統(tǒng)而言都太長了。因此,DDR4采用了bank組的結構,如果不采用bank組的交叉訪問,DDR4的最高帶寬將無法實現(xiàn)。在相同的頻率下訪問不同的bank組中的bank,命令時間間隔mand to mand(CCL)將比訪問同一個bank組中的bank減小一半[13]。 功能特性表3 DDR4的功能特性ItemsDDR4NoteCMD encodingVKeep pin countPreamble trainingVSpeedCALVPowerInternal DQ VrefVSpeed/PowerLow Power Array Self RefreshVPowerTemperature Controlled Auto RefreshVPowerCA parity checkVReliabilityCRCVReliabilityDBIVPowerMax power savingVPower2tCK preambleVSpeedGear down modeVSpeedPer DRAM AddressabilityVPower/SpeedMPR readoutVReliabilityODT ControlVSpeedFine granularity refreshVPower/EfficiencyBoundary ScanVReliabilitySingle load stackingVPower/SpeedFast SR exitVEfficiencyAnd more…注:“V”代表valid。正常和動態(tài)的ODT:改進ODT協(xié)議,并且采用新的Park Mode模式可以允許正常終結和動態(tài)吸入終結,而不需要去驅動ODT Pin。數(shù)據(jù)總線倒置(DBI):可降低IO功耗并且通過降低同時切換輸出SSO(Simultaneous Switch Output)提升數(shù)據(jù)信號完整性。用DBI_n信號標志傳輸數(shù)據(jù)是否翻轉:DBI_n為低表示數(shù)據(jù)在DDR4中已經翻轉過,為高則表示沒有翻轉是原數(shù)據(jù)。寫操作DBI有效時,內存翻轉輸入的數(shù)據(jù)。讀操作DBI有效時,此時必須有數(shù)據(jù)第0位上的一個字節(jié)值大于4,才翻轉數(shù)據(jù),否則不翻轉
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