【文章內(nèi)容簡介】 器抹成全“1”狀態(tài)。 ? 38 只讀存儲器和閃速存儲器l 這種存儲器在出廠時，存儲內(nèi)容為全 “1”狀態(tài)。使用時，可根據(jù)要求把某些存儲元寫 “0”。寫 “0”電路如圖 (d)所示。漏極 D加 20V正脈沖 P2,G2柵接地，浮柵上電子通過隧道返回襯底，相當(dāng)于寫“0”。 E2PROM允許改寫上千次，改寫（先抹后寫）大約需20ms，數(shù)據(jù)可存儲 20年以上。?l E2PROM讀出時的電路如圖 (e)所示，這時 G2柵加 3V電壓，若G1柵有電子積累， T2管不能導(dǎo)通，相當(dāng)于存 “1”；若 G1柵無電子積累， T2管導(dǎo)通，相當(dāng)于存“0”。 39 只讀存儲器和閃速存儲器閃速存儲器FLASH存儲器也翻譯成閃速存儲器，它是高密度非失易失性的讀 /寫存儲器。高密度意味著它具有巨大比特數(shù)目的存儲容量。非易失性意味著存放的數(shù)據(jù)在沒有電源的情況下可以長期保存?？傊扔?RAM的優(yōu)點，又有 ROM的優(yōu)點，稱得上是存儲技術(shù)劃時代的進(jìn)展。 40 只讀存儲器和閃速存儲器l FLASH存儲元在EPROM存儲元基礎(chǔ)上發(fā)展起來的，由此可以看出創(chuàng)新與繼承的關(guān)系。 ?l 如右圖所示為閃速存儲器中的存儲元，由單個MOS晶體管組成，除漏極 D和源極 S外，還有一個控制柵和浮空柵。41 只讀存儲器和閃速存儲器l “0”狀態(tài) ：當(dāng)控制柵加上足夠的正電壓時，浮空柵將儲存許多電子帶負(fù)電，這意味著浮空柵上有很多負(fù)電荷，這種情況我們定義存儲元處于 0狀態(tài)。l “1”狀態(tài) ：如果控制柵不加正電壓，浮空柵則只有少許電子或不帶電荷，這種情況我們定義為存儲元處于 1狀態(tài)。l 浮空柵上的電荷量決定了讀取操作時，加在柵極上的控制電壓能否開啟 MOS管，并產(chǎn)生從漏極 D到源極 S的電流。 42 只讀存儲器和閃速存儲器l 編程操作 ：實際上是寫操作。所有存儲元的原始狀態(tài)均處 “1”狀態(tài)，這是因為擦除操作時控制柵不加正電壓。編程操作的目的是為存儲元的浮空柵補(bǔ)充電子，從而使存儲元改寫成 “0”狀態(tài)。如果某存儲元仍保持 “1”狀態(tài)，則控制柵就不加正電壓。l 如圖 (a)表示編程操作時存儲元寫 0、寫 1的情況。實際上編程時只寫 0，不寫 1，因為存儲元擦除后原始狀態(tài)全為 1。要寫 0，就是要在控制柵 C上加正電壓。一旦存儲元被編程，存儲的數(shù)據(jù)可保持 100年之久而無需外電源。 ? 43 只讀存儲器和閃速存儲器l 讀取操作： 控制柵加上正電壓。浮空柵上的負(fù)電荷量將決定是否可以開啟 MOS晶體管。如果存儲元原存 1，可認(rèn)為浮空柵不帶負(fù)電，控制柵上的正電壓足以開啟晶體管。如果存儲元原存 0，可認(rèn)為浮空柵帶負(fù)電，控制柵上的正電壓不足以克服浮動?xùn)派系呢?fù)電量，晶體管不能開啟導(dǎo)通。 ?l 當(dāng) MOS晶體管開啟導(dǎo)通時，電源 VD提供從漏極 D到源極 S的電流。讀出電路檢測到有電流，表示存儲元中存 1，若讀出電路檢測到無電流，表示存儲元中存 0，如圖 (b)所示。44 只讀存儲器和閃速存儲器l 擦除操作 ：所有的存儲元中浮空柵上的負(fù)電荷要全部洩放出去。為此晶體管源極 S加上正電壓，這與編程操作正好相反，見圖 (c)所示。源極 S上的正電壓吸收浮空柵中的電子，從而使全部存儲元變成 1狀態(tài)。 ?45 只讀存儲器和閃速存儲器l FLASH存儲器的陣列結(jié)構(gòu)l FLASH存儲器的簡化陣列結(jié)構(gòu)如右圖所示。在某一時間只有一條行選擇線被激活。讀操作時，假定某個存儲元原存 1，那么晶體管導(dǎo)通，與它所在位線接通，有電流通過位線，所經(jīng)過的負(fù)載上產(chǎn)生一個電壓降。這個電壓降送到比較器的一個輸入端，與另一端輸入的參照電壓做比較，比較器輸出一個標(biāo)志為邏輯 1的電平。如果某個存儲元原先存 0，那么晶體管不導(dǎo)通，位線上沒有電流，比較器輸出端則產(chǎn)生一個標(biāo)志為邏輯 0的電平 。 46 并行存儲器由于 CPU和主存儲器之間在速度上是不匹配的，這種情況便成為限制高速計算機(jī)設(shè)計的主要問題。為了提高 CPU和主存之間的數(shù)據(jù)傳輸率，除了主存采用更高速的技術(shù)來縮短讀出時間外，還可以采用并行技術(shù)的存儲器。 47 并行存儲器l 解決途徑l 多個存儲器并行工作l 并行訪問和交叉訪問l 設(shè)置各種緩沖器l 通用寄存器l 采用分層的存儲系統(tǒng)l Cache（ 第 6節(jié)）l 虛擬存儲系統(tǒng) （ 第 9章）48 并行存儲器一、雙端口存儲器 雙端口存儲器的邏輯結(jié)構(gòu) 雙端口存儲器由于同一個存儲器具有兩組相互獨立的讀寫控制電路而得名。由于進(jìn)行并行的獨立操作，因而是一種高速工作的存儲器，在科研和工程中非常有用。 舉例說明，雙端口存儲器 IDT7133的邏輯框圖 。如下頁圖。49 并行存儲器50 并行存儲器無沖突讀寫控制 當(dāng)兩個端口的地址不相同時，在兩個端口上進(jìn)行讀寫操作，一定不會發(fā)生沖突。當(dāng)任一端口被選中驅(qū)動時，就可對整個存儲器進(jìn)行存取，每一個端口都有自己的片選控制 (CE)和輸出驅(qū)動控制 (OE)。讀操作時，端口的OE(低電平有效 )打開輸出驅(qū)動器，由存儲矩陣讀出的數(shù)據(jù)就出現(xiàn)在 I/O線上。有沖突讀寫控制 當(dāng)兩個端口同時存取存儲器同一存儲單元時，便發(fā)生讀寫沖突。為解決此問題，特設(shè)置了 BUSY標(biāo)志。在這種情況下，片上的判斷邏輯可以決定對哪個端口優(yōu)先進(jìn)行讀寫操作，而對另一個被延遲的端口置 BUSY標(biāo)志(BUSY變?yōu)榈碗娖?)，即暫時關(guān)閉此端口。 51 并行存儲器有沖突讀寫控制判斷方法(1)如果地址匹配且在 CE之前有效，片上的控制邏輯在 CEL和 CER之間進(jìn)行判斷來選擇端口(CE判斷 )。(2)如果 CE在地址匹配之前變低，片上的控制邏輯在左、右地址間進(jìn)行判斷來選擇端口 (地址有效判斷 )。 無論采用哪種判斷方式，延遲端口的BUSY標(biāo)志都將置位而關(guān)閉此端口，而當(dāng)允許存取的端口完成操作時，延遲端口 BUSY標(biāo)志才進(jìn)行復(fù)位而打開此端口。 5253 并行存儲器二、多模塊交叉存儲器： 一個由若干個模塊組成的主存儲器是線性編址的。這些地址在各模塊中如何安排，有兩種方式：一種是順序方式，一種是交叉方式 54 并行存儲器l 假設(shè)有 n個存儲體，每個存儲體的容量為 m個存儲單元l 順序方式：每個存儲體內(nèi)的地址片 選，存儲體選擇55 并行存儲器順序方式[例 ]M0－ M3共四個模塊，則每個模塊 8個字順序方式： M0： 0—7 M1： 8－ 15 M2： 16－ 23 M3： 24－ 31l 5位地址組織如下： X X X X Xl 高位選模塊，低位選塊內(nèi)地址l 特點：某個模塊進(jìn)行存取時，其他模塊不工作，優(yōu)點是某一模塊出現(xiàn)故障時，其他模塊可以照常工作，通過增添模塊來擴(kuò)充存儲器容量比較方便。缺點是各模塊串行工作，存儲器的帶寬受到了限制。56 并行存儲器交叉方式l （可以實現(xiàn)多模塊流水式并行存?。┟總€存儲體內(nèi)的地址片 選，存儲體選擇57 并行存儲器