【文章內(nèi)容簡(jiǎn)介】 都采用這種形式，但 CPLD同它們相比，增加了內(nèi)部連線對(duì)邏輯宏單元和 I/O單元也有重大改進(jìn)。一般情況下，CPLD 器件中包含三種結(jié)構(gòu)：可編程邏輯宏單元、可編程 I/O單元、可編程內(nèi)部連線。部分 CPLD器件內(nèi)還集成了RAM、FIFO 或雙口 RAM等存儲(chǔ)器，以適應(yīng) DSP 應(yīng)用設(shè)計(jì)的要求。CPLD器件具有同 FPGA器件相似的集成度和易用性，在速度上還有一定的優(yōu)勢(shì)，因此，在可編程邏輯器件技術(shù)的競(jìng)爭(zhēng)中它與 FPGA并駕齊驅(qū)，成為兩支領(lǐng)導(dǎo)可編程器件技術(shù)發(fā)展的力量之一。FPGA/CPLD之間存在一些區(qū)別，主要有如下幾方面。CPLD與 FPGA在價(jià)格、性能、邏輯規(guī)模和封裝（包括 EDA軟件性能）等方面各有千秋，面對(duì)不同的開發(fā)項(xiàng)目，使用者應(yīng)該作出最佳的選擇，表 21是對(duì)CPLD/FPGA在各個(gè)方面的比較。表 21 CPLD與 FPGA的區(qū)別器件比較點(diǎn) FPGA CPLD結(jié)構(gòu)工藝 SRAM EPROM 或 FLASH基本結(jié)構(gòu) LUT 查找表 乘積項(xiàng)Pin—Pin 時(shí)延 不定 確定配算存儲(chǔ)器 需外掛 ROM 不需保密注論 無保密性 可加密工作電壓 或 5V編程工藝通過PC 機(jī)并行口或?qū)Ｓ镁幊唐骰騿纹瑱C(jī)進(jìn)行配置ISP 在線編程應(yīng)用主要針對(duì)要求不是很高，設(shè)計(jì)邏輯較復(fù)雜的系統(tǒng)，適合于完成時(shí)序較多的邏輯電路主要針對(duì)速度要求高，但設(shè)計(jì)邏輯又不是很復(fù)雜的系統(tǒng)，適合于完成算術(shù)和組合邏輯FPGA/CPLD的特點(diǎn)主要有如下幾方面：1．CPLD/FPGA 具有用戶可編程的特性。利用 CPLD/FPGA，電子系統(tǒng)設(shè)計(jì)工程師可以在實(shí)驗(yàn)室中設(shè)計(jì)出專用集成芯片，實(shí)現(xiàn)系統(tǒng)集成。縮短了產(chǎn)品的開發(fā)、上市時(shí)間，降低了開發(fā)成本。2．CPLD/，使硬件的功能可象軟件一樣通過編程來修改。不僅使設(shè)計(jì)修改和產(chǎn)品升級(jí)變得十分方便，而且極大地提高了電子系統(tǒng)的靈活性和通用能力。3．固定長度的金屬線進(jìn)行各邏輯塊的互連使得設(shè)計(jì)的邏輯電路具有時(shí)間可預(yù)測(cè)性，避免了分段式互連結(jié)構(gòu)時(shí)序不完全的預(yù)測(cè)。4．FPGA/，不需要設(shè)計(jì)人員承擔(dān)風(fēng)險(xiǎn)和費(fèi)用，只需在自己的實(shí)驗(yàn)室里通過在相關(guān)的軟、硬件環(huán)境下完成芯片的最終功能。其投資小，并可以節(jié)省許多潛在的花費(fèi)。5．FPGA/。設(shè)計(jì)人員可以反復(fù)編程、擦除、使用，或者在外圍電路不動(dòng)的情況下用不同軟件實(shí)現(xiàn)不同的功能。6．設(shè)計(jì)師不可或缺的重要手段——IP 核。它將一些在數(shù)字電路中常用，但比較復(fù)雜的功能塊，如 FIR濾波器，SDRAM 控制器、PCI 接口等設(shè)計(jì)成可以修改參數(shù)的模塊，讓其他用戶能夠直接調(diào)用這些模塊，從而大大減輕了工程師的負(fù)擔(dān)，避免了重復(fù)勞動(dòng)。3設(shè) 計(jì) 原 理 Max Plus II概述Max Plus II是美國 Altera公司開發(fā)的軟件，它具有操作系統(tǒng)的程序界面，采用全菜單操作和鼠標(biāo)操作方式，是一個(gè)完全集成化，易學(xué)易用的可編程邏輯設(shè)計(jì)環(huán)境。它提供了功能強(qiáng)大，直觀便捷和操作靈活的原理圖輸入設(shè)計(jì)功能，同時(shí)還配備了適用于各種需要的元件庫，其中包含基本邏輯元件庫（如與非門、反向器、觸發(fā)器等） ，宏功能元件（包含了幾乎所有 74 系列的器件）以及功能強(qiáng)大、性能良好的類似于核的兆功能塊庫，但更為重要的是它提供了使用方便，精度良好的時(shí)序仿真器，能夠?qū)ο到y(tǒng)中任一元件的功能進(jìn)行精確的時(shí)序仿真，精度達(dá) ，非常準(zhǔn)確。Max Plus II開發(fā)系統(tǒng)是一個(gè)完全集成化、易學(xué)易用的可編程邏輯器件設(shè)計(jì)和開發(fā)系統(tǒng)，它提供了一種真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。它所提供的靈活性和高效性是無可比擬的，其豐富的圖形界面，輔之以完整的、可即時(shí)訪問的在線文檔，使設(shè)計(jì)人員能夠輕松、愉快地掌握和使用 Max Plus II軟件。Max Plus II 支持靈活多樣的輸入方式：原理圖輸入、硬件描述語言輸入、波形輸入，以及層次設(shè)計(jì)輸入。Max Plus II的設(shè)計(jì)輸入、處理和校驗(yàn)功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動(dòng)態(tài)調(diào)試進(jìn)程。它提供豐富的庫單元供設(shè)計(jì)者使用，包括 74系列的全部器件、多種特殊的邏輯宏功能（macrofunction）和參數(shù)化功能模塊（LPM: Library of Parameterized Modules） ，但更為重要的是 Max Plus II還提供了原理圖輸入多層次設(shè)計(jì)功能，使得用戶能設(shè)計(jì)更大規(guī)模的電路系統(tǒng)，以及使用方便、精度良好的時(shí)序仿真器。與傳統(tǒng)的數(shù)字電路實(shí)驗(yàn)相比，Max Plus II提供靈活多樣的層次化輸入設(shè)計(jì)功能，具有顯著的優(yōu)勢(shì)：1．能進(jìn)行任意層次的數(shù)字系統(tǒng)設(shè)計(jì)。傳統(tǒng)的數(shù)字電路實(shí)驗(yàn)只能完成單一層次的設(shè)計(jì)，使設(shè)計(jì)者無法了解和實(shí)現(xiàn)多層次的硬件數(shù)字系統(tǒng)設(shè)計(jì)；2．對(duì)系統(tǒng)中的任一層次或任一元件的功能進(jìn)行精確的時(shí)序仿真，精度達(dá)，因此能發(fā)現(xiàn)對(duì)系統(tǒng)可能產(chǎn)生不良影響的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象；3．通過時(shí)序仿真，能迅速定位電路系統(tǒng)的錯(cuò)誤所在，并隨時(shí)糾正；4．能對(duì)設(shè)計(jì)方案進(jìn)行隨時(shí)更改，并儲(chǔ)存設(shè)計(jì)過程中所有的電路和測(cè)試文件入檔；5．通過編譯和下載，能在 FPGA或 CPLD上對(duì)設(shè)計(jì)項(xiàng)目隨時(shí)進(jìn)行硬件測(cè)試驗(yàn)證；6．如果使用 FPGA和配置編程方式，將不會(huì)有器件損壞和損耗問題；7．符合現(xiàn)代電子設(shè)計(jì)技術(shù)規(guī)范。傳統(tǒng)的數(shù)字電路實(shí)驗(yàn)利用手工連線的方法完成元件連接，容易對(duì)學(xué)習(xí)者產(chǎn)生誤導(dǎo)，以為只要將元件間的引腳用引線按電路圖連上即可，而不必顧及引線長短，粗細(xì)彎曲方式，可能產(chǎn)生的分布電感和電容效應(yīng)，以及電磁兼容性等等十分重要的問題。Max Plus II還提供設(shè)計(jì)校驗(yàn)的仿真器，其中包括功能仿真和時(shí)序仿真。仿真器的靈活性很強(qiáng)電路設(shè)計(jì)完成后，需要驗(yàn)證電路設(shè)計(jì)的邏輯功能是否正確。這是一項(xiàng)簡(jiǎn)單的邏輯檢查，可采用功能仿真，這對(duì)于初步的邏輯功能檢測(cè)非常方便。功能檢查完成后，可進(jìn)行時(shí)序仿真。Max Plus II的時(shí)序分析程序可以計(jì)算點(diǎn)到點(diǎn)的器件延時(shí)，確定器件引腳上的建立時(shí)間和保持時(shí)間要求，還可計(jì)算最高時(shí)鐘頻率。用 Max Plus II軟件進(jìn)行邏輯設(shè)計(jì)的步驟包括：1．根據(jù)所選課題的任務(wù)和設(shè)計(jì)指標(biāo)要求，確定總體設(shè)計(jì)方案，畫出總體方案的系統(tǒng)框圖（亦稱預(yù)設(shè)計(jì)階段）2．進(jìn)行底層單元電路分析及輸入設(shè)計(jì)、編譯、仿真；3．利用已編譯正確的底層單元電路模塊，畫出頂層電路的原理圖 ，進(jìn)行編譯調(diào)試和仿真測(cè)試；4．撰寫設(shè)計(jì)報(bào)告。Max Plus II的設(shè)計(jì)流程可以用如下圖給出。圖形成VHDL 編輯器編譯網(wǎng)表提取數(shù)據(jù)庫建立邏輯綜合邏輯分割匹配延時(shí)網(wǎng)表提取編輯文件匯編編輯器圖 Max Plus II設(shè)計(jì)流程圖從圖 Max Plus II提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。他包括設(shè)計(jì)輸入編輯、編譯網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時(shí)網(wǎng)表提取、編輯文件匯編以及編程下載 9個(gè)步驟。FIR 數(shù)字濾波器是一個(gè)線性時(shí)不變系統(tǒng)（LTI） [5]， N 階因果有限沖激響應(yīng)濾波器可以