【文章內(nèi)容簡(jiǎn)介】 2 歐姆左右，所以必須使用如 NWell 電阻等其他電阻?；蛘咄ㄟ^(guò)一些層次將需要重?fù)诫s和silicided 的地方與不需要的地方區(qū)分開。Poly 電阻是非常好的電阻選擇，因?yàn)?poly 電阻偏差小，溫度系數(shù)可以控制，同時(shí)不需要單獨(dú)的島。所以通常情況下，大家都會(huì)選擇 poly 電阻。下圖為 gpdk180 中的 poly 電阻圖 gpdk180 中的 poly 電阻俯視圖3 Cadence簡(jiǎn)介Cadence Design Systems (Electronic Design Technologies)、程序方案服務(wù)和設(shè)計(jì)服務(wù)供應(yīng)商之一。Cadence 公司的電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）產(chǎn)品涵蓋了電子設(shè)計(jì)的整個(gè)流程，包括系統(tǒng)級(jí)設(shè)計(jì)，功能驗(yàn)證，IC 綜合及布局布線，模擬、混合信號(hào)及射頻 IC 設(shè)計(jì)，全定制集成電路設(shè)計(jì)，IC 物理驗(yàn)證，PCB 設(shè)計(jì)和硬件仿真建模等。同時(shí)，Cadence 公司還提供設(shè)計(jì)方法學(xué)服務(wù)，幫助客戶優(yōu)化其設(shè)計(jì)流程；提供設(shè)計(jì)外包服務(wù)，協(xié)助客戶進(jìn)入新的市場(chǎng)領(lǐng)域。自1991 年以來(lái)，該公司已連續(xù)在國(guó)際 EDA 市場(chǎng)中銷售業(yè)績(jī)穩(wěn)居第一。全球知名半導(dǎo)體與電子系統(tǒng)公司均將 Cadence 軟件作為其全球設(shè)計(jì)的標(biāo)準(zhǔn)。Cadence 版圖設(shè)計(jì)工具 Virtuoso Editor 是一個(gè)包含電路設(shè)計(jì)、仿真驗(yàn)證、版圖繪制、數(shù)據(jù)導(dǎo)入導(dǎo)出等多種設(shè)計(jì)工具的綜合性設(shè)計(jì)平臺(tái)。它支持參數(shù)化單元，是一個(gè)很好的特性。Cadence 集成了版圖驗(yàn)證工具 diva，即本設(shè)計(jì)所使用的版圖驗(yàn)證工具。Virtuoso 定制設(shè)計(jì)平臺(tái)是一個(gè)全面的系統(tǒng)，能夠加速差異化定制芯片的精確設(shè)計(jì)。 個(gè)人消費(fèi)電子和無(wú)線產(chǎn)品已經(jīng)成為當(dāng)今世界電子市場(chǎng)的主導(dǎo)力量。這些設(shè)備對(duì)于新功能和特性的無(wú)止境的要求促進(jìn)了 RF、模擬和混合信號(hào)應(yīng)用設(shè)備的前所未有的發(fā)展。為創(chuàng)造滿足該需求的新產(chǎn)品，IC 設(shè)計(jì)師必須掌握精確的模擬數(shù)值——電壓、電流、電荷，以及電阻與電容等參數(shù)值的持續(xù)比率。這就是企業(yè)采用定制設(shè)計(jì)的時(shí)候。 Cadence 公司的 Virtuoso Layout Editor 提供了許多功能，方便快捷，簡(jiǎn)便的設(shè)計(jì)項(xiàng)目，包括設(shè)計(jì)助理，通過(guò)共同的任務(wù)，速度高達(dá) 5 倍。 良好定義的組件庫(kù)允許在兩個(gè)晶體管的柵極和更快的設(shè)計(jì)水平。 復(fù)雜的電線路由能力進(jìn)一步協(xié)助連接裝置。 對(duì)于更大和更復(fù)雜的設(shè)計(jì)，的 Virtuoso Layout Editor，不僅支持多頁(yè)的設(shè)計(jì)，而且提供了設(shè)計(jì)能力等級(jí)，沒(méi)有對(duì)各級(jí)使用數(shù)量限制。 簡(jiǎn)單的層次編輯器使得遍歷層次化設(shè)計(jì)，確保所有連接，并自動(dòng)維持整個(gè)設(shè)計(jì)準(zhǔn)確。全定制設(shè)計(jì)在讓性能最大化的同時(shí)實(shí)現(xiàn)了面積和功耗的最小化。盡管如此，它需要進(jìn)行大量的手工作業(yè)，需要一批有著極高技能的特定的工程師。此外，定制模擬電路對(duì)于物理效應(yīng)更為敏感，而這在新的納米工藝節(jié)點(diǎn)上進(jìn)一步得以加強(qiáng)。為簡(jiǎn)化設(shè)計(jì)定制 IC 的流程，并將其整合到終端產(chǎn)品中，半導(dǎo)體和系統(tǒng)公司需要精密的軟件和流程方法，以達(dá)成迅速上市和迅速量產(chǎn)的目標(biāo)。Cadence Virtuoso 定制設(shè)計(jì)平臺(tái)提供了極其迅速而保證芯片精確的方式，進(jìn)行定制模擬、RF 和混合信號(hào) IC 的設(shè)計(jì)。主要優(yōu)點(diǎn) :? 通用數(shù)據(jù)庫(kù)上的集成產(chǎn)品，解決了跨越各工藝節(jié)點(diǎn)的復(fù)雜設(shè)計(jì)要求 ；? 自動(dòng)化約束管理有助于維持流程內(nèi)以及廣泛分布于設(shè)計(jì)鏈內(nèi)的設(shè)計(jì)意圖。；? 高速全面的模擬引擎實(shí)現(xiàn)約束精煉 ；? 全新的底層編輯器讓設(shè)計(jì)團(tuán)隊(duì)可以在芯片實(shí)現(xiàn)之前探索多種設(shè)計(jì)結(jié)構(gòu) ；? 新的版圖布置技術(shù)和 DFM 相結(jié)合，提供了盡可能最佳、最具差異化的定制芯片。4 bandgap版圖設(shè)計(jì)流程 原理圖本設(shè)依據(jù) Bandgap 的原理圖設(shè)計(jì)版圖，下圖為原理圖。圖 Bandgap 的原理圖 原理圖信息原理圖輸入，用 Cadence Virtuoso 編輯 bandgap 原理圖，用于做 LVS。圖 Virtuoso 中的 bandgap 原理圖器件列表：PMOS：MPMPMPMPMP5 、MPMP7 、MPMPMP10；NMOS：MNMNMNMNMNMN6 、MN7 、MNNCH；PNP：PNPPNPPNPPNP4 、PNP5 ；POLYRES:RR2。引腳：電源引腳 VDDA、接地引腳 VSSA、輸出引腳 VBGR。Bandgap 電路中 BJT 使用橫向 PNP 管，電阻使用 poly 電阻。 Bandgap 簡(jiǎn)介Bandgap voltage reference，常常有人簡(jiǎn)單地稱它為 Bandgap。是利用一個(gè)與溫度成正比的電壓與二極管壓降之和，二者溫度系數(shù)相互抵消，實(shí)現(xiàn)與溫度無(wú)關(guān)的電壓基準(zhǔn)。因?yàn)槠浠鶞?zhǔn)電壓與硅的帶隙電壓差不多，因而稱為帶隙基準(zhǔn)。實(shí)際上利用的不是帶隙電壓?，F(xiàn)在有些 Bandgap 結(jié)構(gòu)輸出電壓與帶隙電壓也不一致 [2]?！　∧M電路廣泛的包含電壓基準(zhǔn)和電流基準(zhǔn)。這種基準(zhǔn)是直流量，它與電源和工藝參數(shù)的關(guān)系很小，但與溫度的關(guān)系是確定的。　　產(chǎn)生基準(zhǔn)的目的是建立一個(gè)與電源和工藝無(wú)關(guān)，具有確定溫度特性的直流電壓或電流。在大多數(shù)應(yīng)用中，所要求的溫度關(guān)系采取下面三種形式中的一種：　　1）與絕對(duì)溫度成正比；　　2）常數(shù) Gm 特性，也就是，一些晶體管的跨導(dǎo)保持常數(shù)；　　3）與溫度無(wú)關(guān)。要實(shí)現(xiàn)基準(zhǔn)電壓源所需解決的主要問(wèn)題是如何提高其溫度抑制與電源抑制，即如何實(shí)現(xiàn)與溫度有確定關(guān)系且與電源基本無(wú)關(guān)的結(jié)構(gòu)。由于在現(xiàn)實(shí)中半導(dǎo)體幾乎沒(méi)有與溫度無(wú)關(guān)的參數(shù)，因此只有找到一些具有正溫度系數(shù)和負(fù)溫度系數(shù)的參數(shù)，通過(guò)合適的組合，可以得到與溫度無(wú)關(guān)的量，且這些參數(shù)與電源無(wú)關(guān) [3]。 Bandgap 仿真本設(shè)計(jì)中的電路圖實(shí)現(xiàn)的是一個(gè)與溫度成線性關(guān)系的電壓輸出，給電路圖電源和接地管腳加+5V 電壓，做 DC 仿真，溫度作為變量，成線性變化，仿真結(jié)果如下：圖 Bandgap 對(duì)溫度呈線性變化的仿真仿真結(jié)果是正確的，輸出電壓 VBGR 與溫度成線性變化 模塊劃分在上面的電路中可以了解，這個(gè) bandgap 電路用到的器件主要有PMOS，NMOS，PNP，polyres?？梢韵群?jiǎn)單將版圖按器件種類分 4 個(gè)大模塊。模擬版圖設(shè)計(jì)的關(guān)鍵問(wèn)題是匹配問(wèn)題，引起失配的原因有以下幾個(gè)方面：（1） 隨機(jī)統(tǒng)計(jì)起伏：所有的元件都存在著微觀不規(guī)則性，或者說(shuō)是起伏。不規(guī)則性一部分來(lái)源于多晶硅的顆粒度，另外還包括光刻膠的非理想性 [4]。（2） 工藝偏差：在硅上制造出來(lái)的幾何尺寸不可能與版圖數(shù)據(jù)庫(kù)里的值完全確切的匹配，因?yàn)閹缀纬叽缭诠饪?、刻蝕、擴(kuò)散和注入時(shí)都會(huì)或減小或增大。一個(gè)幾何結(jié)構(gòu)在版圖中的寬度與實(shí)際測(cè)得的寬度之差即為工藝偏差。工藝偏差在設(shè)計(jì)不合理的元件中可能引起較大的系統(tǒng)失配 [4]。（3） 圖形移位：例如 N 型掩埋層退火留下的表面不連續(xù)性在汽相外延期間沉積的單晶硅層中擴(kuò)散，所造成的表面不連續(xù)性在外延生長(zhǎng)中橫向移位，這種效應(yīng)被稱為圖形移位，有時(shí)候不連續(xù)性的各個(gè)邊緣的偏移量不同，引起圖形失真，偶爾表面不連續(xù)性會(huì)在外延過(guò)程中完全消失，引起圖形沖失 [4]。（4） 多晶硅刻蝕速率的改變：多晶硅電阻通過(guò)對(duì)摻雜多晶硅層刻蝕而所生成。刻蝕速率在某種程度上依賴于多晶硅開口的幾何形狀。大的開口比小的開口允許接觸較多的刻蝕劑，因而清除速度也更快 [4]。減小失配帶來(lái)的影響的方法就是將這些器件盡量設(shè)計(jì)成匹配的，器件匹配有以下幾點(diǎn)規(guī)則。首先，要注意需要匹配部件周圍的器件，遠(yuǎn)離可能對(duì)器件匹配造成影響的其它部件；再次，要注意使器件保持同一方向，就 CMOS 晶體管而言，對(duì)它的特性影響最大的參數(shù)是柵的長(zhǎng)度和寬度。在工藝中采用的某些刻蝕方法常常在一個(gè)方向上的刻蝕得快些。這樣發(fā)生在一個(gè)晶體管寬度上的刻蝕誤差將出現(xiàn)在另一個(gè)晶體管的長(zhǎng)度上 [5]。在一個(gè)集成電路中，你要關(guān)注由于你所知道的在部件制造過(guò)程中出現(xiàn)的偏差所引起的兩個(gè)器件間的匹配問(wèn)題。版圖與匹配的關(guān)系相當(dāng)密切。一個(gè)從匹配角度來(lái)看很差的版圖可能會(huì)毀掉一個(gè)很好的設(shè)計(jì) [4]。由于這個(gè) bandgap 電路需要匹配的器件很多，所以將電路圖中需要匹配的器件放在一起，作為一個(gè)模塊。這樣可以將電路圖按以下方式劃分模塊：MP1 和 MP3，MP2 和 MP4，MP5 和 MP7，MP6 和 MP8，MN1 和MN3，MN2 和 MN4 分別作為一個(gè)單元，設(shè)計(jì)成匹配形式，R1，R2 分別作為一個(gè)單元，Q1 和 Q2 做一個(gè)單元，Q3 到 Q5 做一個(gè)單元，MNMNMNMN8 都很小，所以放在一起作為一個(gè)單元，NCH 的源漏短接，單獨(dú)做一個(gè)單元，MP9，MP10 分別單獨(dú)作為一個(gè)單元。 單元版圖設(shè)計(jì)為了便于布局，按照版圖要求或以提高版圖性能為目的，將需要放在一起的器件單獨(dú)畫在一個(gè)單元中。 模塊 MP1_MP3 版圖設(shè)計(jì)模塊 MP1_MP3 和模塊 MP5_MP7 是一樣的，這里只介紹 MP1_MP3。模塊MP1_MP3 使用的單元庫(kù)中的 PMOS，MP1 、MP3 分別是由 8 個(gè) PMOS 并聯(lián)形成的，設(shè)計(jì)版圖如下圖。圖 單元 MP1_MP3 版圖MPMP3 共用電源 VDDA，所以將 MPMP3 的源極用 Metal1 接襯底接觸。為了減小版圖尺寸，相鄰的 PMOS 共用源漏極，再將 PMOS 的柵極連在一起。匹配的方式有指狀交叉和四方交叉等，這個(gè)模塊采用的是指狀交叉，指狀交叉是一種非常好而又非常簡(jiǎn)單的技術(shù)。MP1 和 MP3 分別是 8 個(gè) PMOS 管的并聯(lián)，為了匹配將兩個(gè)PMOS 晶體管按 ABABABABABABABAB 分布，然后將同一器件的源漏分別連接在一起，為了讓器件間的距離不要太遠(yuǎn)，將這 16 個(gè) PMOS 分成兩排放置，這樣即可以使兩個(gè)器件更近，減小由于器件所處的環(huán)境不同引起失配，實(shí)現(xiàn)更好的匹配，又有利于器件的連接和以后的整體布局。MPMP3 兩側(cè)的四個(gè) PMOS 作為邊界虛設(shè)，它們不是有效器件。如果沒(méi)有這四個(gè)器件，MP1 和 MP3 將分別有兩個(gè) PMOS 在邊緣處，當(dāng)刻蝕器件時(shí)，模塊中間的 12個(gè) PMOS 與兩邊的 4 個(gè) PMOS 在加工上有很大的差別，邊上的器件可能會(huì)刻蝕得多一些。模塊兩側(cè)加入虛設(shè)器件，這樣 MP1 和 MP3 就都在模塊內(nèi)部了，提高的 MP1 和MP3 的匹配精度。我們不把它們連接到電路中，不會(huì)對(duì)電路功能產(chǎn)生作用。并將這四個(gè)虛設(shè)的器件源漏短接，防止產(chǎn)生額外的寄生參數(shù) [5]。噪聲是集成電路中很大的問(wèn)題，特別是當(dāng)你的電路是一個(gè)要接收一個(gè)很弱的信號(hào)或是一個(gè)非常敏感的電路，而它又在進(jìn)行著各種運(yùn)算、控制邏輯和頻繁切換的電路旁邊的時(shí)候。減小噪聲影響常用的方法是在模塊的周圍加保護(hù)環(huán)，即襯底接觸和 N 阱接觸，這個(gè)模塊是 PMOS，所以使用 N 阱接觸作為保護(hù)。此外，保護(hù)環(huán)同時(shí)實(shí)現(xiàn)了襯底與 N阱之間的 PN 結(jié)反偏，抑制了閂鎖效應(yīng)的產(chǎn)生，并減小襯底的漏電流 [5]。由于這個(gè)設(shè)計(jì)中使用的工藝庫(kù)的設(shè)計(jì)規(guī)則要求源漏的接觸口和 N 阱或 P 襯底的接觸不能大于 10um，所以在兩排 PMOS 器件的中間加了 N 阱接觸，使每個(gè) PMOS 的源漏接觸距離 N 阱接觸都能小于 10um。MP1_MP3 設(shè)計(jì)結(jié)束后，復(fù)制一份即為 MP5_MP7。 模塊 MP2_MP4 版圖設(shè)計(jì)模塊 MP2_MP4 和模塊 MP6_MP8 是一樣的，這里只介紹其中的 MP2_MP4。模塊MP2_MP4 使用的單元庫(kù)中的 PMOS，MP2 、MP4 分別是由 8 個(gè) PMOS 并聯(lián)形成的，設(shè)計(jì)版圖如下圖：圖 單元 MP2_MP4 版圖由于 MP2 和 MP4 的源漏不共用，所以它們的源漏需要單獨(dú)連接，這個(gè)模塊采用的匹配方式是 AABBAABBAABBAABB，邊界同樣加了虛設(shè)，MP2 和 MP4 的源漏分別用 metal2 連在一起。設(shè)計(jì)方法與 MP1_MP3 相似。同樣復(fù)制一份作為模塊 MP6_MP8。 模塊 MP9，MP10 版圖設(shè)計(jì)MP9，MP10 分別有一個(gè) PMOS 器件構(gòu)成，所以直接由單元庫(kù)中引用即可。 模塊 MN1_MN3 版圖設(shè)計(jì)圖 單元 MN1_MN3 版圖MN1_MN3 的設(shè)計(jì)思路基本與 MP1_MP3 相同，只是 MN1_MN3 沒(méi)有共用的源漏極，所以相鄰的 NMOS 不能共用源漏，匹配方式是ABABABABABABAB。 MN1_MN3 的 NMOS 是直接做在襯底上的，所以保護(hù)環(huán)采用的是襯底接觸。柵極使用 metal1 連接。 模塊 MN2_MN4 版圖設(shè)計(jì)圖 單元 MN2_MN4 版圖MN2_MN4 設(shè)計(jì)與其他 MOS 的不同是右側(cè)采用了大面積的襯底接觸，這是由于MN2_MN4 得 NMOS 的尺寸較小，在布局時(shí)與 MN1_MN3 并列放著，所以在空出地方多放些襯底接觸，提高電路的穩(wěn)定性。 模塊 MN5_MN8 版圖設(shè)計(jì)圖 單元 MN5_MN8 版圖左一列為 MN7，中間一列為 MN8，最右列為 MN5 和 MN6，這個(gè)模塊將四個(gè)器件放在了三個(gè)保護(hù)環(huán)內(nèi)，減小外界對(duì)它們的干擾，同時(shí)防止它們對(duì)其它器件產(chǎn)生影響，提高電路的性能。MN7 的四個(gè) NMOS 器件分成兩排兩列，便于并聯(lián)，且有兩組NMOS 共用源漏，減小模塊面積。MN8 與 MN7 相同，只是器件的長(zhǎng)度小于MN7。MN5 和 MN6 不需要并聯(lián)，將這兩個(gè)器件放在一列，為了使模塊的幾何形狀更加規(guī)則。最后在剩余的空間添加襯底接觸，提高版圖的性能。 模塊 NCH 版圖設(shè)計(jì)器件 NCH 是一個(gè)源極，漏極和襯底都短接的器件。圖 單元 NCH 版圖為了使器件更好的接觸，模塊使用了大面積的 metal1，用于連接源極、漏極和襯底。在 NCH