集成電路分析與設(shè)計(jì)(編輯修改稿)
2025-04-05 05:55 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 3CH4（反應(yīng)物為金屬有機(jī)化合物， 冷壁工藝 ） MBE： 超高真空 下加 熱物質(zhì)使其在襯底表面反應(yīng)，精度達(dá)到原子級(jí)且能精確控制摻雜濃度，但生長(zhǎng)速度慢 光刻 (Lithography) 目的：把 掩膜上的圖形映射到硅片 上，多次光刻形成器件結(jié)構(gòu)。 光刻步驟： 1)涂光刻膠：正膠 (感光部分被溶解 )和負(fù)膠 (感光部分沒(méi)溶解 ) 2)曝光：光通過(guò)掩膜版，把掩膜版上的圖形映射到光刻膠上 3)顯影和后烘 4)刻蝕：去掉曝光、顯影后的光刻膠圖形以外的下層材料，保留覆蓋部分 雙極型 IC基本工藝流程 以 NPN BJT 為例，包含 8個(gè)步驟： 1)襯底選擇：一般為 P型硅襯底 2)第一次光刻 – N+隱埋層擴(kuò)散孔 光刻：減少寄生的集電極串聯(lián)電阻 3)外延層沉積：需要考慮外延層的電阻率 ρ epi和厚度 Tepi。 4)第二次光刻 – P+隔離擴(kuò)散孔光刻：反偏 PN 結(jié)隔離相鄰的元件 5)第三次光刻 – P 型基區(qū)擴(kuò)散孔光刻 6)第四次光刻 – N+發(fā)射區(qū)擴(kuò)散孔光刻 7)第五次光刻 – 引線接觸光刻 8)第六次光刻 – 金屬內(nèi)連線光刻 CMOS IC 基本制造工藝 低功耗，集成度高，抗干擾能力強(qiáng)； 但速度低，驅(qū)動(dòng)能力差。 BICMOS=BJT+CMOS P 阱 CMOS工藝 :以 N 型單晶硅為襯底 N 阱 CMOS 工藝 雙阱 CMOS工藝 CMOS工藝為例，包含 10 個(gè)步驟： 1)襯底準(zhǔn)備：形成 SiO2薄層和 Si3N4層 2)P 阱：光刻定義 P阱區(qū)域；刻蝕去除 Si3N4；硼離子注入 3)P 阱擴(kuò)散； P 阱區(qū)域形成厚 SiO2層 (阻擋隨后的磷離子在該區(qū)域注入 )， P阱以外區(qū)域未被氧化 4)N 阱：去除 光刻膠 及 Si3N4；磷離子注入 5)場(chǎng)隔離區(qū)：生長(zhǎng)薄氧化層和一層 Si3N4；光刻隔離區(qū)，場(chǎng)區(qū)離子注入 6)多晶硅柵 (Gate)：生長(zhǎng)柵氧化層 (高質(zhì)量 )；沉積、光刻和刻蝕多晶硅柵 7)NMOS 源漏區(qū)： P阱中 NMOS光刻 (N 阱被光刻膠覆蓋 )；注入磷或砷離 子并擴(kuò)散，形成 NMOS的 S、 D 8)PMOS 源漏區(qū)： N阱中 PMOS光刻 (P 阱被光刻膠覆蓋 )；注入硼離子并擴(kuò)散，形成 PMOS的 S、 D 9)接觸 孔 ：沉積、光刻和刻蝕 SiO2 10)金屬層：沉積、光刻和刻蝕金屬層 : 利用單個(gè) mask形成不同區(qū)域的多層結(jié)構(gòu) NMOS 和 PMOS里源漏區(qū) (Source/Drain)的形成 第四章 版圖 (Layout)設(shè)計(jì)規(guī)則 : 幾何特征和圖形幾何尺寸的規(guī)定：版圖幾何設(shè)計(jì)規(guī)則 版圖幾何設(shè)計(jì)規(guī)則 : 版圖幾何設(shè)計(jì)規(guī)則可看作是對(duì)光刻掩模版制備要求。 設(shè)計(jì)規(guī)則與性能和成 品率之間的關(guān)系：一般來(lái)講，設(shè)計(jì)規(guī)則反映了 性能 和 成品率 之間可能的最好的折衷。 規(guī)則越保守，能工作的電路就越多 (即成品率越高 )。 規(guī)則越富有進(jìn)取性，則電路性能改進(jìn)的可能性也越大，這種改進(jìn)可能是以犧牲成品率為代價(jià)的。 掩膜制備和芯片制造中強(qiáng)制性要求的基本圖形單元： 對(duì)準(zhǔn)標(biāo)志 、 劃片間距 及 壓焊點(diǎn)尺寸 等 設(shè)計(jì)所用的電參數(shù)范圍：電學(xué)設(shè)計(jì)規(guī)則 幾何設(shè)計(jì)規(guī)則 : 描述方法：微米規(guī)則和 λ規(guī)則 (實(shí)驗(yàn)用到的 )。 微米 (micron)規(guī)則： 以微米為分辨單位 ； 以特征尺寸為基準(zhǔn) 。 工藝層 (La
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