【文章內(nèi)容簡(jiǎn)介】 rt 和 ft 方程來求。關(guān)鍵點(diǎn)是先求出式中的 LC (即負(fù)載 )。 圖 34 內(nèi)部反相器 它的負(fù)載由以下內(nèi)部反相器的負(fù)載由 Cl 以下三部分電容組成：①本級(jí)漏極的 PN結(jié) Cpn 電容；②下級(jí)的柵電容 gC ；③連線雜散電容 sC 。 ①本級(jí)漏極 PN 結(jié)電容 Cpn 計(jì)算 ? ? ? ?bWWb 22CC C js wjpn ????? 其中 jC 是每 2m? 的結(jié)電容， jswC 是每 m? 的周界電容， b 為有源區(qū)寬度，可從設(shè)計(jì)規(guī)則獲取。因?yàn)楸驹O(shè)計(jì)版圖中，最小孔尺寸為 ?? 22 ? ，孔與多晶硅柵的最小間距為 ?2 ，孔與有源區(qū)邊界的最小間距為 ?2 ，則取 ?6b? 。 總的漏極 PN 結(jié)電容應(yīng)是 P 管 的和 N 管的總和，即： ? ? ? ? ? ?bWbWbWW PNPN 22C22CCC C Pj s w ,Nj s w ,Pj,Nj,pn ????????? ②柵電容 Cg 計(jì)算 ? ?PNoxg WWCC ?? 此處 NW 和 pW 為與本級(jí)漏極相連的下一級(jí) N 管和 P 管的柵極尺寸，近似取輸出級(jí)的 NW 和 pW 值。 ③連線雜散電容 Cs A sC oxC? 一般 CPN＋ Cg≈ 10CS，可忽略 CS 作用。所以，內(nèi)部基本反相 器的總負(fù)載電容 LC為上述各電容計(jì)算值之和。將數(shù)據(jù)代入上面公式得， 集成電路 課程設(shè)計(jì)論文 劉旭波 10 ? ? ? ?? ? ? ?4 6 9 4 6 99 9 6 6 6 6 39 9 132 10 10 2 1 10 2 10 10 2 1 101 10 1 10 2 10 22 10 77 10 10 4 10 6 10 6 10 3 10L P N gNPNPC C CWWFFW W F? ? ? ? ? ?? ? ? ? ? ? ?? ? ???? ? ? ? ? ? ? ? ? ? ? ? ? ? ?? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?? ? ? ? ? ? 根據(jù) rt 和 ft 的計(jì)算式及條件 15rft t ns?? ，計(jì)算出 NW 和 pW 。取 t ns?? ，由 r t方程，代入數(shù)據(jù)有： ? ?9 9 1 3 6972 . 3 6 1 0 2 . 3 6 1 0 1 . 3 3 1 0 0 . 7 3 9 5 0 . 6 1 00 . 9 1 0 3 5 0 3 . 5 4 1 0NPNWW W? ? ? ???? ? ? ? ? ? ? ??? ?? 又有 fr tt ? ，即 N ? ，代入上式解得 2NW ?? = 2 =7PW ??? 取整數(shù)，得到 122 ???????? ??NLW 7=42PWL ???? ????? ． 四輸入與非門 MOS 尺寸的計(jì)算 四輸入與非門的電路如圖 35所示。根據(jù)截止延遲時(shí) 間 pLHt 和導(dǎo)通延遲時(shí)間 pHLt 的要求，在最壞情況下，必須保證等效 N管、 P管的等效電阻與內(nèi)部基本反相器的相同，這樣四輸入與非門就相當(dāng)于內(nèi)部基本反相器了。因此， N管的尺寸放大 4倍，而 P管尺寸不變，即： i n vP4Pi n v4 4 ，內(nèi)與非，內(nèi)與非， ＝＝ ???????????????????????? LWLWLWLWNN 代入內(nèi)部反相器的寬長(zhǎng)比，可以算出邏輯 MOS 尺寸： 4 P 44 1 4 NWWLL? ? ? ???? ? ? ?? ? ? ?， 與 非 ， 與 非＝ ＝ 4 集成電路 課程設(shè)計(jì)論文 劉旭波 11 圖 35 四輸入與非邏輯門電路 ． 三輸入與非門 MOS 尺寸的計(jì)算 同理可以計(jì)算三輸 入與非門的尺寸，其邏輯電路圖如圖 36 所示。 N管的尺寸放大 4倍，而 P管尺寸不變，即： 圖 36 三與非邏輯門電路 i n vP3Pi n v3 3 ，內(nèi)與非，內(nèi)與非， ＝＝ ???????????????????????? LWLWLWLWNN 代入內(nèi)部反相器的寬長(zhǎng)比，可以算出邏輯 MOS 尺寸： 3 P 33 1 3 NWWLL? ? ? ???? ? ? ?? ? ? ?， 與 非 ， 與 非＝ ＝ 4 ． 輸入級(jí)設(shè)計(jì) 由于本電路是與 TTL 兼容， TTL 的輸入電平 iHV 可能為 ，如果按正常內(nèi)部反相器進(jìn)行設(shè)計(jì)，則 N P1 構(gòu)成的 CMOS 將有較大直流功耗。故采用圖 37 所示的電路，通過正反饋的 P2 作為上提拉管 ，使 iHV 較快上升，減小功耗，加快翻轉(zhuǎn)速度。 集成電路 課程設(shè)計(jì)論文 劉旭波 12 圖 37 輸入級(jí)電路 ① 提拉管 P2 的（ W/L） P2 計(jì)算 為了節(jié)省面積，同時(shí)又能使 iHV 較快上升，取 ? ? 1W/L 2 ?P 。理論上，這里取?? 2,2 ?? WL 。而且為了方便畫圖，這里就去 ?6?L 。 ② CMOS 反相器 P1 管 ? ? 1W/L 1 ?P 的計(jì)算 此 P1 管應(yīng)取內(nèi)部基本反相器的尺寸。因此這里取 4 PWL??????? ③ CMOS 反相器 N1 管 ? ?NW/L 的計(jì)算 由于要與 TTL 電路兼容，而 TTL 的輸出電平在 ～ ，因此要選取反相器的狀態(tài)轉(zhuǎn)變電平： VVVV iHiLs m in,m a x, ????? 又知：pnpntntpdds VVVV ?? ??/1 /? ??＝ 代入數(shù)據(jù)，有 5 1 1 /1 .41/npnp???????＝ =?? PoxppNoxnn LWCLWC ?????????????? ???? 又因?yàn)椋? ? ?? ? ? ?? ?44/ 3 5 0 1 0 / / 1 0 0 1 0 /nn n npp ppW L W LW L W L???? ????? ?則 ：111 2 . 0 7 1 4 1 2 . 0 7 1 4 4 4 8 . 2 9 4 9NPWWLL? ? ? ?? ? ? ? ?? ? ? ?? ? ? ? ． 緩沖級(jí)設(shè)計(jì) ① 輸入緩沖級(jí) 由 74HC138 的邏輯圖可知，在輸入級(jí)中有六個(gè)信號(hào)： S0、 S S A0、 AA2。其中 S0 經(jīng)一級(jí)輸入反相器和一級(jí)三與非門后，形成 0S , 用 0S 去驅(qū)動(dòng) 8 個(gè)四輸入與非門，故需要緩沖級(jí)，使其驅(qū)動(dòng)能力增加。同時(shí)為了用 0S 驅(qū)動(dòng)，必須 加入緩集成電路 課程設(shè)計(jì)論文 劉旭波 13 沖門。由于 A A A0 以及 2A 、 1A 、 0A 各驅(qū)動(dòng)內(nèi)部與非門 4 個(gè)，所以可以不用緩沖級(jí)。 S 緩沖級(jí)的設(shè)計(jì)過程如下： S 的緩沖級(jí)與輸入級(jí)和內(nèi)部門的關(guān)系如圖 38 所示。 圖 38 Cs 的緩沖級(jí) 圖中 M1 為輸入級(jí)， M2 為內(nèi)部門， M3 為緩沖級(jí)驅(qū)動(dòng)門。 M1 的 P 管和 N 管的尺寸即為上述所述的輸入級(jí) CMOS 反相器 P1 管和 N1 管尺寸， M2 的 P 管和 N 管的尺寸即為內(nèi)部基本 反相器 P1 管和 N1 管尺寸， M3 的 P 管和 N 管的尺寸由級(jí)間比值（相鄰級(jí)中 MOS 管寬度增加的倍數(shù)）來確定。如果要求尺寸或功耗最佳，級(jí)間比值為 2～ 10。具體可取 N 。 N 為扇出系數(shù)，它的定義是： 積前級(jí)等效反相器柵的面 下級(jí)柵的面積＝N 在本例中，前級(jí)等效反相器柵的面積為 M2 的 P 管和 N 管的柵面積總和，下級(jí)柵的面積為 8 個(gè)四輸入與非門中與 S 相連的所有 P 管和 N 管的柵面積總和。故有： 328 ( ) 8 ( 4 4 ) 1 2 .8( ) 1 4LP ML P MW L W LN W L W L? ??????后＝ ? ? 3 .5 8 2 ~ 1 0N ??則 4P 4 P 8 1 4 8 4 15N N invinvWW NLLWW NLL? ? ? ? ? ? ?? ? ? ?? ? ? ?? ? ? ? ? ? ?? ? ? ?? ? ? ?， 內(nèi)， 內(nèi)則 有 ： ＝＝ ② 緩沖輸出級(jí) 由于輸出級(jí)部分要驅(qū)動(dòng) TTL 電路，其尺寸較大，因而必須在與非門輸出與輸出級(jí)之間加入一級(jí)緩沖門 M2，如圖 39 所示。將與非門 M1 等效為一個(gè)反相器，類似集成電路 課程設(shè)計(jì)論文 劉旭波 14 上述 S 的緩沖級(jí)設(shè)計(jì)，計(jì)算出 M2 的 P 管和 N 管的尺寸。 圖 39 輸出緩沖級(jí) 同理： 32() 7 7 2 2 1 9 . 8( ) 1 4L P MLP MW L W LN W L W L? ?????前＝ ? 1P 1 P 1 5 4 18NNWW NLLWW NLL? ? ? ? ? ? ? ?? ? ? ?? ? ? ?? ? ? ? ? ? ? ?? ? ? ?? ? ? ?， 邏 輯， 邏 輯則 ： ＝＝ ． 輸入保護(hù)電路設(shè)計(jì) 因?yàn)?MOS 器件的柵極有極高的絕緣電 阻，當(dāng)柵極處于浮置狀態(tài)時(shí)，由于某種原因，感應(yīng)的電荷無法很快地泄放掉。而 MOS 器件的柵氧化層極薄，這些感應(yīng)的電荷使得 MOS 器件的柵與襯底之間產(chǎn)生非常高的電場(chǎng)。該電場(chǎng)強(qiáng)度如果超過柵氧化層的擊穿極限，則將發(fā)生柵擊穿，使 MOS 器件失效，因此要設(shè)置保護(hù)電路。 輸入保護(hù)電路有單二極管、電阻結(jié)構(gòu)和雙二極管、電阻結(jié)構(gòu)。圖 310 所示電路為雙二極管、電阻結(jié)構(gòu)輸入保護(hù)電路。保護(hù)電路中的電阻可以是擴(kuò)散電阻、多晶硅電阻或其他合金薄膜電阻，其典型值為 300～ 500Ω。二極管的有效面積可取500 2m? ，或用 Shockley 方程計(jì)算。 由于保護(hù)電路計(jì)算比較復(fù)雜，因此在版圖設(shè)計(jì)中直接調(diào)用庫中的標(biāo)準(zhǔn) pad，因其包含保持電路，就不必另外的保護(hù)電路設(shè)計(jì)。 集成電路 課