集成電路分析與設(shè)計(jì)(編輯修改稿)
2025-02-03 01:53 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 銅互連 :淀積工藝 大馬士革 (Damascus)鑲嵌工藝 用 CMP工藝形成圖形 CMOS先進(jìn)工藝 銅互連 :與硅的接觸 ? 實(shí)現(xiàn)銅與硅的互連：利用 Ta、 Ti、 TiSi TiN、TaN、 TaNx等金屬形成薄過渡層，以阻擋銅擴(kuò)入硅中，改善與硅的粘附性。 雙大馬士革鑲嵌工藝 CMOS先進(jìn)工藝 硅化物 ? 硅化鈦薄層：改善多晶硅及硅與互連金屬的接觸 CMOS先進(jìn)工藝 絕緣體上硅 ? 優(yōu)點(diǎn)：減少了寄生效應(yīng)，具有較好的晶體管導(dǎo)通截止特性，同樣尺寸下性能比硅改善 22% ? 缺點(diǎn)： SOI襯底的制備成本高 CMOS先進(jìn)工藝 三維集成電路 ? 優(yōu)勢(shì)： ? 集成密度 ? 連線 延時(shí) ? 不同電壓、性能、襯底材料要求的器件可以制作在不同的層次 ? 問題 ? 工藝如何實(shí)現(xiàn) ? 如何散熱 ? 如何確保成品率 BiCMOS工藝簡(jiǎn)介 工藝分類 ? BiCMOS工藝技術(shù)大致可以分為兩類：分別是以 CMOS工藝為基礎(chǔ)的 BiCMOS工藝和以雙極工藝為基礎(chǔ)的 BiCMOS工藝。 ? 一般來說，以 CMOS工藝為基礎(chǔ)的 BiCMOS工藝對(duì)保證 CMOS器件的性能比較有利，同樣以雙極工藝為基礎(chǔ)的 BiCMOS工藝對(duì)提高保證雙極器件的性能有利。 BiCMOS工藝簡(jiǎn)介 P阱 CMOS工藝為基礎(chǔ)的 BiCMOS工藝（ 1） ? 以 P阱 CMOS工藝為基礎(chǔ)是指在標(biāo)準(zhǔn)的 CMOS工藝流程中直接構(gòu)造雙極晶體管，或者通過添加少量的工藝步驟實(shí)現(xiàn)所需的雙極晶體管結(jié)構(gòu)。 通過標(biāo)準(zhǔn) P阱 CMOS工藝實(shí)現(xiàn)的 NPN晶體管的剖面結(jié)構(gòu)示意圖。 BiCMOS工藝簡(jiǎn)介 P阱 CMOS工藝為基礎(chǔ)的 BiCMOS工藝（ 2） ? 這種結(jié)構(gòu)的缺點(diǎn)是： （ 1） 由于 NPN晶體管的基區(qū)在 P阱中 ， 所以基 區(qū)的厚度太大 ， 使得電流增益變小 （ 2） 集電極的串聯(lián)電阻很大 ， 影響器件性能 （ 3） NPN管和 PMOS管共襯底 ， 使得 NPN管只 能接固定電位 ， 從而限制了 NPN管的使用 BiCMOS工藝簡(jiǎn)介 N阱 CMOS工藝為基礎(chǔ)的 BiCMOS工藝（ 1） N阱 CMOSNPN體硅襯底結(jié)構(gòu)剖面圖 BCEN+N+P+P+P M O SP S U BN M O SN+N+PN阱N阱縱 向 N P N BiCMOS工藝簡(jiǎn)介 N阱 CMOS工藝為基礎(chǔ)的 BiCMOS工藝（ 2） ? N阱 CMOS工藝為基礎(chǔ)的 BiCMOS工藝與以 P阱 CMOS工藝為基礎(chǔ)的 BiCMOS工藝相比 ， 優(yōu)點(diǎn)
教學(xué)課件相關(guān)推薦
鄂ICP備17016276號(hào)-1