【文章內(nèi)容簡介】 e(alu, adder)。 觀測實例 alu和 adder的所有端口? $shm_probe(“S”, , “AC”)。 觀測： (1): 當(dāng)前范圍及其以下所有端口，除庫單元 (2)： ，包括庫單元用 $shm_probe設(shè)置信號探針? $shm_probe的語法： $shm_probe(scope0, node0, scope1, node1, ...)。 每個 node都是基于前面 scope的說明 (層次化的）? scope參數(shù)缺省值為當(dāng)前范圍 (scope)。 node參數(shù)缺省值為指定范圍的所有輸入、輸出及輸入輸出。node說明 保存到數(shù)據(jù)庫存的信號“A”“S”“C”“AS”“AC”指定范圍的所有節(jié)點 (包括端口 (port))指定范圍及其以下所有端口，不包括庫單元內(nèi)部指定范圍及其以下所有端口，包括庫單元內(nèi)部指定范圍及其以下所有節(jié)點 (包括端口 ),不包括庫單元內(nèi)部指定范圍及其以下所有節(jié)點 (包括端口 ),包括庫單元內(nèi)部相關(guān)工具? Affirma NC VHDL仿真器? Envisia Ambit綜合工具? VerilogXL故障仿真器 , 用于評價用戶測試向量的有效性? SignalScanTX圖形界面調(diào)試工具包? Affirma equivalence checker完成門級設(shè)計之間或門級與 RTL級之間的靜態(tài)功能驗證? Affirma model checker形式驗證工具，將 Verilog或 VHDL描述與設(shè)計說明進行驗證? Affirma model packager，用戶的 Verilog, VHDL或 C語言可執(zhí)行模型分發(fā)時進行編譯及分發(fā)許可證? Affirma Advanced Analysis Environment includes CoverScan, a code profiler, and HAL, a lint checker與 Cadence Verilog仿真器相關(guān)的工具有：總結(jié)? 邏輯仿真? 運行 VerilogXL和 NC Verilog仿真器? 探測及顯示波形本章學(xué)習(xí)內(nèi)容復(fù)習(xí)1. 基于事件的仿真器是如何做到并行的？2. 時間 t的事件能否調(diào)度同一時間 t的事件？3. NC Verilog仿真器不支持 IEEE 1364 Verilog LRM的什么元件？1. 通過調(diào)度在一個給定的時間片內(nèi)發(fā)生的所有事件來得到并行性。實際上仿真器串行處理給定時間片內(nèi)的事件，但理論上它們都是在同一時間片內(nèi)發(fā)生的。2. 任何時間片的事件能夠調(diào)度在同一時間片或其以后產(chǎn)生的事件。3. NC Verilog希望支持 IEEE 1364 LRM規(guī)范全集。目前主要還不支持實例陣列 (array of instances)。請參見產(chǎn)品發(fā)布手冊。第四章 設(shè)計舉例1. 進一步學(xué)習(xí) Verilog的結(jié)構(gòu)描述和行為描述2. Verilog混合（抽象）級仿真學(xué)習(xí)目標(biāo)：語言的主要特點module(模塊 )? module能夠表示：– 物理塊，如 IC或 ASIC單元– 邏輯塊，如一個 CPU設(shè)計的 ALU部分– 整個系統(tǒng)? 每一個模塊的描述從關(guān)鍵詞 module開始，有一個 名稱 （如SN74LS74， DFF， ALU等等），由關(guān)鍵詞 endmodule結(jié)束。module是層次化設(shè)計的基本構(gòu)件邏輯描述放在module內(nèi)部語言的主要特點 — 模塊端口 (module ports)端口在模塊名字后的括號中列出端口可以說明為input, output及inout端口等價于硬件的引腳 (pin)? 注意模塊的名稱 DFF，端口列表及說明? 模塊通過端口與外部通信語言的主要特點模塊實例化 (module instances)module DFF (d, clk, clr, q, qb)。 ....endmodulemodule REG4( d, clk, clr, q, qb)。 output [3: 0] q, qb。 input [3: 0] d。 input clk, clr。 DFF d0 (d[ 0], clk, clr, q[ 0], qb[ 0])。 DFF d1 (d[ 1], clk, clr, q[ 1], qb[ 1])。 DFF d2 (d[ 2], clk, clr, q[ 2], qb[ 2])。 DFF d3 (d[ 3], clk, clr, q[ 3], qb[ 3])。endmodule語言的主要特點? 可以將模塊的實例通過端口連接起來構(gòu)成一個大的系統(tǒng)或元件。? 在上面的例子中， REG4有模塊 DFF的四個實例。注意，每個實例都有自己的名字 (d0, d1, d2, d3)。實例名是每個對象唯一的標(biāo)記，通過這個標(biāo)記可以查看每個實例的內(nèi)部。? 實例中端口的次序與模塊定義的次序相同。? 模塊實例化與調(diào)用程序不同。每個實例都是模塊的一個完全的拷貝，相互獨立、并行。模塊實例化 (module instances)一個完整的簡單例子 test fixture? 被測試器件 DUT是一個二選一多路器。測試裝置 (test fixture)提供測試激勵及驗證機制。? Test fixture使用行為級描述， DUT采用門級描述。下面將給出Test fixture的描述、 DUT的描述及如何進行混合仿真。DUT 被測器件 (device under test) module MUX2_1 (out, a, b, sel)。 // Port declarations output out。 input a, b, sel。 wire out, a, b, sel。 wire sel_, a1, b1。 // The list not (sel_, sel)。 and (a1, a, sel_)。 and (b1, b, sel)。 or (out, a1, b1)。endmodule注釋行已定義的 Verilog基本單元的實例? a, b, sel是輸入端口， out是輸出端口。所有信號通過這些端口從模塊輸入 /輸出。? 另一個模塊可以通過模塊名及端口說明使用多路器。實例化多路器時不需要知道其實現(xiàn)細節(jié)。這正是自上而下設(shè)計方法的一個重要特點。模塊的實現(xiàn)可以是行為級也可以是門級，但并不影響高層次模塊對它的使用。多路器由關(guān)鍵詞 module和endmodule開始及結(jié)束。Test Fixture templatemodule testfixture。 // Data type declaration // Instantiate modules // Apply stimulus // Display resultsendmodule為什么沒有端口？由于 testfixture是最頂層模塊，不會被其它模塊實例化。因此不需要有端口。Test Fixture — 如何說明實例module testfixture。 // Data type declaration // Instantiate modules MUX2_1 mux (out, a, b, sel)。 // Apply stimulus // Display resultsendmodule多路器實例化語句MUX的實例化語句包括：? 模塊名字：與引用模塊相同? 實例名字：任意，但要符合標(biāo)記命名規(guī)則? 端口列表：與引用模塊的次序相同Test Fixture — 過程 (procedural block)所有過程在時間 0執(zhí)行一次過程之間是并行執(zhí)行的? 過程語句有兩種：– initial ：只執(zhí)行一次– always ：循環(huán)執(zhí)行Test Fixture — 過程 (procedural block)? 通常采用過程語句進行行為級描述。 test fixture的激勵信號在一個過程語句中描述。? 過程語句的活動與執(zhí)行是有差別的– 所有過程在時間 0處于活動狀態(tài)，并根據(jù)用戶定義的條件等待執(zhí)行；– 所有過程并行執(zhí)行，以描述硬件內(nèi)在的并行性；Test fixture 激勵描述module testfixture。 // Data type declaration reg a, b, sel。 wire out。 // MUX instance MUX2_1 mux (out, a, b, sel)。 // Apply stimulus initial begin a = 0。 b = 1。 sel = 0。 5 b = 0。 5 b = 1。 sel = 1。 5 a = 1。 5 $finish。 end // Display resultsendmoduleTime Values a b sel0 0 1 05 0 0 010 0 1 115 1 1 1? 例子中， a, b, sel說明為 reg類數(shù)據(jù)。reg類數(shù)據(jù)是寄存器類數(shù)據(jù)信號，在重新賦值前一直保持當(dāng)前數(shù)據(jù)。? 5 用于指示等待 5個時間單位。? $finish是結(jié)束仿真的系統(tǒng)任務(wù)。Test Fixture 響應(yīng)產(chǎn)生? $time 系統(tǒng)函數(shù)，給出當(dāng)前仿真時間? $monitor 系統(tǒng)任務(wù)，若參數(shù)列表中的參數(shù)值發(fā)生變化，則在時間單位末顯示參數(shù)值。 $monitor ([“format_specifiers”,] arguments)。例如： $monitor($time, o, in1, in2)。 $monitor($time, , out, , a, , b, , sel)。 $monitor($time, “%b %h %d %o”, sig1, sig2, sig3, sig4)。Verilog提供了一些系統(tǒng)任務(wù)和系統(tǒng)函數(shù)，包括：注意不能有空格Test Fixture 響應(yīng)產(chǎn)生? $time是一個系統(tǒng)函數(shù)，返回當(dāng)前返回仿真時間。時間用 64位整數(shù)表示。? $monitor 在 時間單位 末，若參數(shù)列表中的參數(shù)值發(fā)生變化則顯示所列參數(shù)的值。由 $time引起的變化不會顯示。? $monitor系統(tǒng)任務(wù)支持不同的數(shù)基。缺省數(shù)基是十進制。支持的數(shù)基還有二進制、八進制、十進制。完整的 Test Fixturemodule testfixture。 // Data type declaration reg a, b, sel。 wire out。 // MU