基本門電路和數(shù)值比較器的設(shè)計(jì)(doc畢業(yè)設(shè)計(jì)論文)(編輯修改稿)
2025-07-25 00:36 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 為異或門?；鹃T電路的引腳分配圖如 所示： 基本門電路和數(shù)值比較器的設(shè)計(jì) 第 7 頁(yè) 共 14 頁(yè) 圖 基本門電路的引腳分配圖2. 數(shù)值比較器模塊數(shù)值比較器電路可由 VHDL 程序來(lái)實(shí)現(xiàn)，下面是其中的一段 VHDL 代碼：BEGIN PROCESS(a,b)BEGIN IF ab THEN ab y1=39。139。 y2=39。039。 y3=39。039。 ELSIF a=b THEN a=b y1=39。039。 y2=39。139。 y3=39。039。 ELSIF ab THEN ab y1=39。039。 y2=39。039。 y3=39。139。 END IF。END PROCESS。數(shù)值比較器電路由 VHDL 程序?qū)崿F(xiàn)后，其仿真圖如圖 所示。 基本門電路和數(shù)值比較器的設(shè)計(jì) 第 8 頁(yè) 共 14 頁(yè) 圖 數(shù)值比較電路仿真圖對(duì)其仿真圖進(jìn)行仿真分析：a,b 為輸入信號(hào)，y1,y2,y3 為輸出信號(hào)。當(dāng)輸入信號(hào)a=1,b=0 時(shí)，輸出為 ab,y1=1,y2=y3=0。當(dāng)輸入信號(hào) a=0,b=1 時(shí)，輸出為ab,y1=0,y2=0,y3=1。當(dāng)輸入信號(hào) a=1,b=1 時(shí)，輸出信號(hào)為 a=b,y1=0,y2=1,y3=0。數(shù)值比較器的引腳分配圖如圖 所示： 圖 數(shù)值比較器的引腳分配圖 基本門電路和數(shù)值比較器的設(shè)計(jì) 第 9 頁(yè) 共 14 頁(yè)結(jié)束語(yǔ) 通過(guò)兩星期的緊張工作，最后完成了我的設(shè)計(jì)任務(wù)——基于 VHDL 基本門電路和數(shù)值比較器電路的設(shè)計(jì)。通過(guò)本次課程設(shè)計(jì)的學(xué)習(xí)，我深深的體會(huì)到設(shè)計(jì)課的重要性和目的性所在。本次設(shè)計(jì)課不僅僅培養(yǎng)了我們實(shí)際操作能力，也培養(yǎng)了我們靈活運(yùn)用課本知識(shí)，理論聯(lián)系實(shí)際，獨(dú)立自主的進(jìn)行設(shè)計(jì)的能力。它不僅僅是一個(gè)學(xué)習(xí)新知識(shí)新方法的好機(jī)會(huì)，同時(shí)也是對(duì)我所學(xué)知識(shí)的一次綜合的檢驗(yàn)和復(fù)習(xí)，使我明白了自己的缺陷所在，從而查漏補(bǔ)缺。希望學(xué)校以后多安排一些類似的實(shí)踐環(huán)節(jié)，讓同學(xué)們學(xué)以致用。在設(shè)計(jì)中要求我要有耐心和毅力，還要細(xì)心，稍有不慎，一個(gè)小小的錯(cuò)誤就會(huì)導(dǎo)致結(jié)果的不正確，而對(duì)錯(cuò)誤的檢查要求我要有足夠的耐心，通過(guò)這次設(shè)計(jì)和設(shè)計(jì)中遇到的問(wèn)題，也積累了一定的經(jīng)驗(yàn)，對(duì)以后從事集成電路設(shè)計(jì)工作會(huì)有一定的幫助。在應(yīng)用 VHDL 的過(guò)程中讓我真正領(lǐng)會(huì)到了其并行運(yùn)行與其他軟件（C 語(yǔ)言）順序執(zhí)行的差別及其在電路設(shè)計(jì)上的優(yōu)越性。用 VHDL 硬件描述語(yǔ)言的形式來(lái)進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用 EDA 軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開(kāi)發(fā)成本，這種設(shè)計(jì)方法必將在未來(lái)的數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來(lái)越重要的作用。 基本門電路和數(shù)值比較器的設(shè)計(jì) 第 10 頁(yè) 共 14 頁(yè)致謝本設(shè)計(jì)是在肖曉麗老師的精心指導(dǎo)和嚴(yán)格要求下完成的，從課題選擇到具體設(shè)計(jì)和調(diào)試，都得到肖老師的悉心指導(dǎo)，無(wú)不凝聚著肖老師的心血和汗水，她多次為我指點(diǎn)迷津，幫助我開(kāi)拓設(shè)計(jì)思路，精心點(diǎn)撥、熱忱鼓勵(lì)。她淵博的知識(shí)、開(kāi)闊的視野和敏銳的思維給了我深深的啟迪。通過(guò)這次課程設(shè)計(jì)我從肖老師那學(xué)到不少有用的知識(shí)，也積累了一定的電路設(shè)計(jì)的經(jīng)驗(yàn)。 基本門電路和數(shù)值比較器的設(shè)計(jì) 第 11 頁(yè) 共 14 頁(yè)參考文獻(xiàn) [1] 實(shí)用教程[M]. 成都:電子科技大學(xué)出版社 ,2022[2] 侯伯亨,顧新 .VHDL : 西安電子科技大出版社,2022 [3] 培訓(xùn)教程 .北京:機(jī)械工業(yè)出版社,2022 [4] :機(jī)械工業(yè)出版社,2022 基本門電路和數(shù)值比較器的設(shè)計(jì) 第 12 頁(yè) 共 14 頁(yè)附錄基本門電路的程序代碼：library IEEE。use 。use 。use 。entity logic is Port ( a,b,clk:in std_logic。 key: in std_logic_vector(5 downto 0)。 c: out std_logic )。end logic。architecture Behavioral of logic issignal temp: std_logic_vector(5 downto 0)。signal t0: integer range 0 to 2022000。begin 基本門電路和數(shù)值比較器的設(shè)計(jì) 第 13 頁(yè) 共 14 頁(yè)process(clk,key)BEGIN if (key=111111) then t0=0。 elsif (clk39。event and clk=39。139。) then if t01999999 then t0=0。temp=key。 else t0=t0+1。end if。 end if。 case temp is when 111110 =c=a and b 。 when 111101 =c=a or b 。 when 111011 =c=not a。 when 110111 =c=not(a and b)。 when 101111 =c=a nor b。 或非 when 011111 =c=a xor b。異或 when others =c=a and b。 end case 。 end process。 end Behavioral。數(shù)值比較器的程序代碼：LIBRARY IEEE。USE 。ENTITY cc44 ISPORT (a,b:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。輸入 y1,y2,y3:OUT STD_LOGIC)。輸出END
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