基于fpga的16qam調(diào)制系統(tǒng)(編輯修改稿)
2024-07-24 17:15 本頁面
【文章內(nèi)容簡介】 _i,data_out_q。output reg [3:0] data。wire a,b,c,d。reg dataa,datab。reg prea,preb。reg [1:0]regi,regq。assign a=data_in[3]。assign b=data_in[2]。assign c=data_in[1]。assign d=data_in[0]。//assign data={regi,regq}。always @ (posedge clk or posedge rst) begin if (rst) begin prea=0。 end else begin dataa = (a==0)? prea : ~prea。 prea = dataa。 endendalways @ (posedge clk or posedge rst) begin if (rst) begin preb=0。 end else begin datab = (b==0)? preb : ~preb。 preb = datab。 endend always @ (posedge clk or posedge rst) begin if (rst) begin regi=0。 regq=0。 end else begin regi={dataa,c}。 regq={datab,d}。 endendalways @ (posedge clk )begin case(regi) 39。b00 : data_out_i=39。d2。 39。b01 : data_out_i=39。d1。 39。b11 : data_out_i=39。d1。 39。b10 : data_out_i=39。d2。 endcaseendalways @(posedge clk)begin case(regq) 39。b00 : data_out_q=39。d2。 39。b01 : data_out_q=39。d1。 39。b11 : data_out_q=39。d1。 39。b10 : data_out_q=39。d2。 endcaseendalways @(posedge clk or posedge rst)begin if(rst) begin data=0。 end else begin data={regi,regq}。 endendendmodule5 DDS 和加法器模塊module add(clk_dds, //輸入信號時鐘rst,en,data, dataout,)。 //16QAM信號input rst,en,clk_dds。input [3:0] data。output signed[17:0] dataout。reg signed[16:0] csignal,ssignal。wire signed [15:0] cosine。 //cos值wire signed [15:0] sine。 //sin值wire [31:0] addra。 // DDS頻率字assign addra=39。b11001100110011001100110011001。assign dataout= {csignal[16],csignal}+ {ssignal[16],ssignal}。always @ (posedge clk_dds or posedge rst)begin if(rst) begin csignal = 0。 ssignal = 0。 end else begin case(data) 439。b0000: begin //2cos2sin csignal[16:1] = ~cosine[15:0]。 csignal[0] = 0。 ssignal[16:1] = ~sine[15:0]。 ssignal[0] = 0。 end 439。b0001: begin // 2cossin csignal[16:1] = ~cosine[15:0]。 csignal[0] = 0。 ssignal[16] = ~sine[15]。 ssignal[15:0] = ~sine[15:0]。 end 439。b0010: begin // 2cos+2sin csignal[16:1] = ~cosine[15:0]。 csignal[0] = 0。 ssignal[16:1] = sine[15:0]。 ssignal[0] = 0。 end 439。b0011: begin // 2cos+sin csignal[16:1] = ~cosine[15:0]。 csignal[0] = 0。 ssignal[16] = sine[15]。 ssignal[15:0] = sine[15:0]。 end 439。b0100: begin // cos2sin csignal[16] = ~cosine[15]。 csignal[15:0] = ~cosine[15:0]。 ssignal[16:1] = ~sine[15:0]。 ssignal[0] = 0。 end
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