【文章內(nèi)容簡介】 是由于脈寬的固定，只能改變固定的脈寬，使用范圍小，不能靈活變化。方法二的優(yōu)點為能夠準確的控制然后得到自己想要的脈沖寬度，現(xiàn)實運用廣泛。缺點為開關較多，控制起來較為麻煩。按照我們的實驗要求來說，選擇方法二好一點，能夠通過不斷的變化，得到準確的脈寬，還可以得出相應的脈沖寬度對應的電壓值。 VHDL 數(shù)值輸入 使然 模塊 的設計 VHDL 使然 程序設計： 由于 A 和 B 的差值在實際中存在兩種情況，為了不讓結果產(chǎn)生多樣性，所以決定在其中加入一個使然程序 LIBRARY IEEE。 USE 。 USE 。 ENTITY B IS PORT(CLK:IN STD_LOGIC。 內(nèi)置時鐘 50MHZ A,B:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 LD:OUT STD_LOGIC)。 控制 A,B 比較使然 END。 ARCHITECTURE ART OF B IS BEGIN 9 PROCESS (CLK,A,B) 標準計數(shù)器 BEGIN IF CLK39。EVENT AND CLK=39。139。 THEN 判斷高電平 IF AB THEN LD=39。139。 當 AB AB 時，使然端為高電平 ELSE LD=39。039。 否則，為低電平 END IF。 END IF。 END PROCESS。 END ART。 VHDL 使然 軟件 模塊設計 在整體設計圖中定義該模塊為 B 模塊，該 模塊的作用為 B 模塊的內(nèi)部運算是通過 CLK 時鐘信號的高低電平的交互產(chǎn)生而讓輸入的 A和 B 的值進行比較，當 AB 時， LD=0，輸出為低電平；當 AB 時，LD=1，輸出為高電平。 VHDL 使然模塊波形仿真 從仿真結果可以看 出 當 A=B 時， LD 為低電平；當 AB 時， LD為高電平 ，隨著 CLK 時鐘信號的計數(shù)，輸出電平表現(xiàn)出周期變化 。 10 和上面的要求一致，所以該模塊可以實現(xiàn)要求的功能。 VHDL 輸入數(shù)值 處理模塊的設計 輸入數(shù)值 處理程序設計 由于 實際的數(shù)值為十進制，而輸入的數(shù)值為八位二進制，所以要使得輸入的數(shù)值能夠方便的進行比較，必須使得數(shù)值進行方波化，用 0和 1 表示，所以設計了一個轉(zhuǎn)化程序，在 255 的時鐘信號 里進行自加計數(shù)，從零開始一直進行自加，直到與輸入的值相等為止，輸出的都為低電平，其余都為高電平。 LIBRARY IEEE。 USE 。 ENTITY L IS PORT(CLK,LD:IN STD_LOGIC。 D:IN INTEGER RANGE 0 TO 255。 時鐘計數(shù)周期為 255 CAO:OUT STD_LOGIC)。 END ENTITY L。 ARCHITECTURE ART OF L IS SIGNAL COUNT:INTEGER RANGE 0 TO 255。 設定時鐘周期為 255 signal t : integer range 0 to 255。 BEGIN COUNT=D。 PROCESS(CLK) BEGIN IF CLK39。EVENT AND CLK=39。139。 THEN 檢測高電平 IF LD=39。139。 THEN 檢測使然端，使然端為 1 時，運行；為 0 時不運行 t = t + 1。 IF (t COUNT) then CAO=39。139。 else CAO=39。039。 END IF。 ELSE CAO=39。039。 從輸入值 D 開始到 255 一直為高電平， 0 到輸入值 D 之間為低電平 END IF。 END IF。 END PROCESS。 END ARCHITECTURE ART。 11 VHDL 輸入數(shù)值軟件模塊設計 在整體設計圖中定義該模塊為 L 模塊，該 模塊的作用為 L 模塊的內(nèi)部運算是當使然端 LD 為高電平時，通過 CLK 時鐘信號的高低電平的交互產(chǎn)生而與輸入的 A 或者 B 的值進行比較，比輸入值小是輸出的為低電平，比輸入值大時為高電平。比較為每 255 個時鐘信號為一個周期。 VHDL 數(shù)值輸入模塊軟件仿真 從 仿真結果 可以看出，隨著時鐘信號的自加計數(shù)，判斷使然端LD 與輸入 D，當 D=100 是， CAO 高電平寬度為 155；當 D=150 是，CAO 高電平寬度為 105； 當 D=200 是， CAO 高電平寬度為 55； 與預期的結果一直，可以達到實驗目的。 12 相頻檢波 模塊的設計 相頻檢波模塊軟件實現(xiàn) 數(shù)據(jù)處理的最后目的是對數(shù)據(jù)進行最后的比較，本實驗用的是 D觸發(fā)器與邏輯門之間的電平轉(zhuǎn)換，獲得一個檢測高電平的電路模塊，通過檢測兩個輸入的數(shù)值 CAO1 和 CAO2 的高低電平，進行重新生成新的波形的過程。新波形定義為 PWM 波形。通過改變 CAO1 和 CAO2 的高低電平就能控制 PWM 波形的變化達到脈寬調(diào)制的目的。 相頻檢波模塊仿真 從仿真結果可以看出，相頻檢波模塊檢測到 B 為高電平時，輸出轉(zhuǎn)變?yōu)楦唠娖剑瑱z測到 A 為高電平時，輸出轉(zhuǎn)變?yōu)榈碗娖?。而產(chǎn)生的新 波形 EPD 的高電平的寬度正好等于 A 與 B 的差值。與實驗目的相一致，達到預期目的。 13 脈寬調(diào)制數(shù)值輸入方案仿真結果總結 VHDL 模塊的設計綜合 該 設 計 使 用 的 是 FPGA 芯 片 ， 型 號 為 cyclone II 中的EP2C5T114C8N。原理圖有一個時鐘信號 CLK，有兩個輸入端 A,B，有一個輸出端 PWM。時鐘信號引用的是芯片內(nèi)部時鐘 50MHZ， A,B為兩個八位二進制輸入口，該程序就是通過改變 A 和 B 的值來改變輸出的 pwm 的脈寬，來控制外部器件的運作。 通過使然模塊，數(shù)值輸入模塊和相頻檢波模塊的綜合，得到一個整體的 VHDL 軟件仿真圖。 14 VHDL 模塊綜合仿真 從仿真結果看出，當 A=100， B=80 時由于 AB,使然端為 0，輸出恒為低電平 ，而當 B=210 時， AB，使然端為 1，開始相頻檢波，得到一個高電平寬度為 110，占空比為 43%。符合實驗要求，達到實驗目的。 數(shù)碼顯示管 的數(shù)值顯示設計 數(shù)碼管原理圖說明 本次設計的數(shù)據(jù)顯示采用的共陰極數(shù)碼顯示管，其顯示管的顯示與 十 進 制 數(shù) 字 的 對 應 關 系 為 ： 01111110 ， 00001101 ，10110112,10011113,11001104,11011015,11111016,00001117,11111118,11011119。 如下圖所示 15 數(shù)碼顯示管 VHDL 程序設計 LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY LOOK IS PORT(D:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 LED7S1,LED7S2,LED7S3:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END ENTITY。 ARCHITECTURE ONE OF LOOK IS SIGNAL Ai,Bi,Ci:INTE