【文章內容簡介】 output c1。 wire [5:0] sub_wire0。 wire [0:0] sub_wire5 = 139。h0。 wire [1:1] sub_wire2 = sub_wire0[1:1]。 wire [0:0] sub_wire1 = sub_wire0[0:0]。 wire c0 = sub_wire1。 wire c1 = sub_wire2。 wire sub_wire3 = inclk0。 wire [1:0] sub_wire4 = {sub_wire5, sub_wire3}。 altpll altpll_ponent ( .inclk (sub_wire4), .clk (sub_wire0), .activeclock (), .areset (139。b0), .clkbad (), .clkena ({6{139。b1}}), .clkloss (), .clkswitch (139。b0), .configupdate (139。b0), .enable0 (), .enable1 (), .extclk (), .extclkena ({4{139。b1}}), .fbin (139。b1), .fbmimicbidir (), .fbout (), .locked (), .pfdena (139。b1), .phasecounterselect ({4{139。b1}}), .phasedone (), .phasestep (139。b1), .phaseupdown (139。b1), .pllena (139。b1), .scanaclr (139。b0), .scanclk (139。b0), .scanclkena (139。b1), 11 .scandata (139。b0), .scandataout (), .scandone (), .scanread (139。b0), .scanwrite (139。b0), .sclkout0 (), .sclkout1 (), .vcooverrange (), .vcounderrange ())。 defparam = 1, = 50, = 1, = 0, = 1, = 50, = 1, = 0, = 50000, = Cyclone II, = CBX_MODULE_PREFIX=pll, = altpll, = NO_COMPENSATION, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_USED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, 12 = PORT_USED, = PORT_USED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED, = PORT_UNUSED。 endmodule 顯示 模塊 VGA 顯示 模塊用于產生 彩條圖像 ， 實現(xiàn)橫彩條、豎彩條、棋盤彩條轉換， 并控制顯示范圍和消隱范圍以及產生水平同步時序信號 hs 和垂直同步時序信號 vs 的值。 一般來說，時鐘計數(shù)器通過像素時鐘來控制水平時序信號。譯碼計數(shù)器的值產生 HS 信號。在指定的行，計數(shù)器產生當前像素顯示的位置。 一個獨立的計數(shù)器產生垂直時序信號。垂直同步計數(shù)器在每個 HS 脈沖信號來臨時自動加1，譯碼值產生 VS 信號。計數(shù)器產生當前顯示行。這兩個計數(shù)器從地址到顯示緩沖器連續(xù)計數(shù)。開發(fā)板的 DDR SDRAM 提供了一個足夠的顯示緩沖區(qū)。 在 HS 脈沖的開始和 VS 脈沖的開始沒有具體規(guī)定相對的時序關系。因此，計數(shù)器被分配到簡單格式的視頻 RAM 地址，或分配到同步脈沖產生器的最小譯碼邏輯。 設計 部分代碼如下 ： module vga_A(clock, switch, disp_RGB, hsync, vsync )。 input clock。 //系統(tǒng)輸入時鐘 input [1:0]switch。 output [2:0]disp_RGB。 //VGA 數(shù)據(jù)輸出 //disp_RGB[0]:藍 //disp_RGB[1]:紅 //disp_RGB[2]:綠 output hsync。 //VGA 行同步信號 output vsync。 //VGA 場同步信號 reg [11:0] hcount。 //VGA 行掃描計數(shù)器 reg [11:0] vcount。 //VGA 場掃描計數(shù)器 reg [2:0] data。 reg [2:0] h_dat。 reg [2:0] v_dat。 wire dat_act。 13 wire hsync。 wire vsync。 //VGA 行、場掃描時序參數(shù)表 parameter //1024*768@60Hz//65M h_Front_porch = 1239。d24, h_Sync_pulse = 1239。d136, h_Back_porch = 1239。d160, Whole_line = 1239。d1344, v_Front_porch = 1239。d3, v_Sync_pulse = 1239。d6, v_Back_porch = 1239。d29, Whole_frame = 1239。d806。 //************************VGA 驅動部分 ******************************* //行場掃描 //行掃描 hcount 從 0 開始計數(shù)到 Whole_line //場掃描 vcount 從 0 開始計數(shù)到 Whole_frame always @(posedge clock) begin // if (hcount == Whole_line) //行掃描計數(shù)到 Whole line if (hcount == 1239。d1344) //行掃描計數(shù)到 Whole line begin hcount = 139。d0。 // if (vcount == Whole_frame) //場掃描計數(shù)到 Whole frame if (vcount == 1239。d806) //場掃描計數(shù)到 Whole frame vcount = 139。d0。 else vcount = vcount + 139。d1。 end else begin hcount = (hcount + 139。d1)。 end end //同步信號輸出 reg hsync_r,vsync_r。 always @(posedge clock) begin hsync_r = (hcount h_Sync_pulse)。 vsync_r = (vcount v_Sync_pulse)。 end assign hsync = hsync_r。//產生行同步信號 (低電平 ) 14 assign vsync = vsync_r。//產生場同步信號 (低電平 ) //數(shù)據(jù)輸出 assign dat_act = ((hcount = (h_Sync_pulse + h_Back_porch)) amp。amp。 (hcount (Whole_line h_Front_porch))) amp。amp。 ((vcount = (v_Sync_pulse + v_Back_porch)) amp。amp。 (vcount (Whole_frame v_Front_porch)))。 assign disp_RGB = (dat_act) ? data : 339。h00。