【文章內(nèi)容簡(jiǎn)介】 數(shù)據(jù)存儲(chǔ)器 A 微 微 機(jī) 機(jī) 幀 1 程序存儲(chǔ)器 接 存 TMS320C40 2 數(shù)據(jù)存儲(chǔ)器 口 B 圖 11 基于 TMS320C40 的圖像并行處理系統(tǒng) 4 本科畢業(yè)設(shè)計(jì)論文 本論文的主要工作 本論文主要目的在于設(shè)計(jì)一種基于 FPGA 和 的視頻圖像采集及處理 平臺(tái)，在此平臺(tái)上可以驗(yàn)證各種圖像處理或視頻壓縮算法，并通過(guò) 實(shí)現(xiàn) 視頻圖像的 PC 機(jī)采集及處理后數(shù)據(jù)傳輸。另外，整個(gè)平臺(tái)還需兼顧處理的實(shí)時(shí) 化和高速化，以滿足不同領(lǐng)域視頻圖像預(yù)處理要求。整個(gè)系統(tǒng)可分為四個(gè)部 分 :FPGA 視頻信號(hào)采集、視頻圖像處理算法 FPGA 實(shí)現(xiàn)、 視頻信號(hào)傳輸 和視頻圖像顯示部分。其中視頻圖像處理算法 FPGA 實(shí)現(xiàn)部分可由用戶根據(jù)自己 的具體需求來(lái)實(shí)現(xiàn)，本論文的設(shè)計(jì)重心在于提供一個(gè)基于 FPGA 的視頻圖像處理 算法驗(yàn)證平臺(tái)，不涉及具體算法的實(shí)現(xiàn)過(guò)程。 5 本科畢業(yè)設(shè)計(jì)論文 第二章 系統(tǒng)設(shè)計(jì)方案 可編程邏輯器件概述 可編程邏輯器件 PLD 發(fā)展至今，市場(chǎng)上己經(jīng)出現(xiàn)多種類(lèi)型的技術(shù)產(chǎn)品， 21 其主要分類(lèi)如圖 所示： 可編程邏輯器件 （ PLD） 簡(jiǎn)單 PLD 復(fù)雜 PLD PROM PLA PAL GAL CPLD FPGA 圖 21 可編程邏輯器件分類(lèi)圖 PAL programmable array logic MMI 20 可編程陣列邏輯 是由美國(guó) 公司于 世 紀(jì) 70 年代后期推出的一款電子器件，它可以算作最早的可編程器件之一，隨后 便出現(xiàn)了通用陣列邏輯 GAL generic array logic 和 CPLD Complex Programmable Logic Device 。其中 ,PAL 和 GAL 屬于早期的 PLD。這些早期的可編程邏輯器件 只具有可編程只讀存儲(chǔ)器 PROM 、紫 外線可擦除只讀存儲(chǔ)器 ultraviolet EPROM 和電可擦除只讀存貯器 EEPROM 這三種類(lèi)型。其規(guī)模小，只能實(shí)現(xiàn)簡(jiǎn)單的邏輯 功能。其后，一類(lèi)結(jié)構(gòu)較復(fù)雜的可編程邏輯器件 CPLD 出現(xiàn)了，與 GAL 和PAL 不同， CPLD 含有豐富的邏輯資源，能夠完成大規(guī)模的邏輯電路設(shè)計(jì)。 [7] PLD “ ” “ ” 典型的 是由一個(gè) 與門(mén) 和一個(gè) 或門(mén) 來(lái)組成的，任意的組合邏輯都可 以由這“ 與一或”表達(dá)關(guān)系式來(lái)實(shí)現(xiàn)?？删幊剃嚵羞壿?PAL 就由“與一或”這兩個(gè)有 GAL PAL GAL16VS 連接關(guān)系的可編程平面構(gòu)成。 是在 的基礎(chǔ)上發(fā)展起來(lái)的，如 、 GAL22V10 等等，它主要采用 EEPROM 工藝，其輸出可編程的邏輯宏單元，GAL 的設(shè)計(jì)帶有較強(qiáng)的靈活性。 PAL 和 GAL 可以實(shí)現(xiàn)速度特性較好的邏輯功能，但 由于其固有的簡(jiǎn)單結(jié)構(gòu)決定了它們只能實(shí)現(xiàn)小規(guī)模邏輯電路。 CPLD Complex 6 本科畢業(yè)設(shè)計(jì)論文 Programmable Logic Device 和 FPGA Field Programmable Gate Array 就是在這個(gè) 基礎(chǔ)上發(fā)展起來(lái)的，它們具有結(jié)構(gòu)靈活、集成度高和適用范 圍廣等特點(diǎn)。與其他 的專(zhuān)用集成芯片相比， CPLD 和 FPGA 又有比較明顯的優(yōu)勢(shì)，比如開(kāi)發(fā)周期短、 制造成本低、工具先進(jìn)、質(zhì)量穩(wěn)定、產(chǎn)品無(wú)需測(cè)試及可實(shí)時(shí)在線檢測(cè)等等。因此， CPLD 和 FPGA 被廣泛的應(yīng)用于產(chǎn)品原型設(shè)計(jì)及小批量生產(chǎn) 一般用于 10，000 CPLD FPGA [8] 以下。 和 幾乎適用所有應(yīng)用門(mén)陣列和中小規(guī)模集成電路。 現(xiàn)有視頻圖像處理系統(tǒng)方案分析比較 由于視頻圖像數(shù)據(jù)量巨大，因此整個(gè)采集及處理平臺(tái)的一個(gè)重要設(shè)計(jì)指標(biāo)就 是高速實(shí)時(shí)，下面我們來(lái)分析一下系統(tǒng)高速實(shí)時(shí)的設(shè)計(jì)途徑。 方案一： CPLD/FPGA+USB/PCI/ISA+PC 方案一主要是以 CPLD/FPGA 作為采樣控制器，控制視頻解碼芯片輸出的數(shù) 字視頻信號(hào)存入幀緩沖存儲(chǔ)器的速度和數(shù)量，通過(guò) USB/PCI/ISA 的通訊方式將 PC PC 數(shù)字視頻信號(hào)上傳到上位機(jī) 端， 機(jī)作為圖像處理終端對(duì)上傳的數(shù)字圖像 數(shù)據(jù)進(jìn)行軟件運(yùn)算處理，結(jié)果保存在 PC 機(jī)上。其結(jié)構(gòu)圖如圖 22 所示： SRAM ODD 數(shù)據(jù)線 地址線 中斷 PC 機(jī)端 狀態(tài)信號(hào) USB USB 驅(qū)動(dòng) 狀態(tài)信號(hào) 奇場(chǎng)讀 控制 程序開(kāi)發(fā) 視頻解碼 偶場(chǎng)讀 芯片 及圖像還 CCD CPLD/FPGA 原和處理 SAA711X 數(shù)據(jù)線 開(kāi)始采集 讀選通 控制信號(hào) 數(shù)據(jù)線 地址線 SRAM EVEN 圖 22 CPLD+USB/PCI/ISA+PC 方案 這里以 USB 為例介紹方案一，其基本原理與基于 PCI 和 ISA 通訊方式的圖 像處理是一致的。 器件選型 : 視頻解碼處理芯片可以選擇① Philips 公司的 SAA7llX 系列產(chǎn)品；② Samsung 7 本科畢業(yè)設(shè)計(jì)論文 公司的 KS0127 S5D0127x01 系列產(chǎn)品；③ ITT 公司的 VPC32llB 系列產(chǎn)品。這里 Philips SAA71lX SAA7113H SAA7111A CPLD Lattice 選用 公 司 的 系列，如 或 ； 選用 公司的 ispMACH4000V； USB 控制芯片選用 Cypress 公司推出的帶有 USB 接口 的 EZUSB 系列處理器。 工作原理： PC PC 當(dāng)接上板卡后， 機(jī)可自動(dòng)將板卡的驅(qū)動(dòng)程序裝入操作系統(tǒng)，同時(shí) 機(jī) 通過(guò) USB 總線下載 8051 程序代碼和設(shè)備特征到 USB 的 RAM 中。然后再通過(guò) 2 I C 總線控制信號(hào)對(duì) SAA7llx 寄存器進(jìn)行配置，當(dāng)完成所有的初始化工作后， PC 機(jī)端應(yīng)用程序通過(guò) USB 向 FPGA/CPLD 發(fā)送圖像采集命令， CCD 攝像頭輸出的 PAL 制式或 NTSC 制式的模擬視頻信號(hào)通過(guò) A/D 轉(zhuǎn)換芯片 SAA71lx 轉(zhuǎn)換成數(shù)字 視頻信號(hào)，用 FPGA/CPLD 作為采樣控制器，輸入進(jìn) FPGA/CPLD 芯片， FPGA/CPLD 根據(jù)狀態(tài)信號(hào) RTSO 把奇偶場(chǎng)標(biāo)志信號(hào)分別存儲(chǔ)在 SRAM ODD 和 SRAM EVEN 中。當(dāng)完成一幀圖像采集后， FPGA/CPLD 向 USB 發(fā)送中斷信號(hào)， 要求 USB 進(jìn)行圖像數(shù)據(jù)的傳輸。在 PC 機(jī)端，用 Visual C++ 編寫(xiě)客戶應(yīng)用程 序和圖像 處理程序，應(yīng)用程序通過(guò) USB 接收原始的奇數(shù)場(chǎng)和偶數(shù)場(chǎng)圖像數(shù)據(jù)， 待接收完奇數(shù)場(chǎng)和偶數(shù)場(chǎng)圖像數(shù)據(jù)后，應(yīng)用程序把它們組成完整的一幀圖像，然 后圖像處理程序?qū)ν暾囊粠瑘D像進(jìn)行處理，處理完后把該幀圖像數(shù)據(jù)存儲(chǔ)到硬 盤(pán)上，并轉(zhuǎn)化成 BMP 格式的圖像，以 BMP 格式再次在硬盤(pán)上存儲(chǔ)圖像數(shù)據(jù)， BMP PC 同時(shí)以 的形式顯示圖像。當(dāng) 機(jī)端接收并處理完一幀圖像數(shù)據(jù)后，又通 過(guò)開(kāi)始采集信號(hào)數(shù)據(jù)線通知 CPLD/FPGA 開(kāi)始采集數(shù)據(jù)。