最新saradc設(shè)計(jì)架構(gòu)比較及必要說(shuō)明(編輯修改稿)
2025-07-20 22:48 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 DAC放在一起設(shè)計(jì)，這樣既實(shí)現(xiàn)了采樣又實(shí)現(xiàn)了DAC，即在同一個(gè)電容陣列上面完成采樣和DAC輸出的數(shù)學(xué)運(yùn)算。該結(jié)構(gòu)采用全電容設(shè)計(jì)，在片上容易得到更高精度的匹配。不足之處在于，隨著位數(shù)的增加，電容呈指數(shù)增加，從而使得電容占據(jù)了該ADC絕大部分的面積，增加了成本。在8位及以下的SAR ADC架構(gòu)中可以采用此類型的DAC，大大簡(jiǎn)化了設(shè)計(jì)難度。圖典型的二段分段電容結(jié)構(gòu)252。 分段電容型DAC架構(gòu)如圖6所示，為了解決典型電容型DAC的電容過(guò)大問(wèn)題，通常采用分段電容結(jié)構(gòu)實(shí)現(xiàn)高精度DAC的設(shè)計(jì)。該結(jié)構(gòu)解決了電容面積隨位數(shù)指數(shù)增加的問(wèn)題，由于電容的減小，該結(jié)構(gòu)的轉(zhuǎn)換速度會(huì)明顯提高。不足之處在于引入了Ca電容，該電容的寄生參數(shù)比較大，增加了匹配難度。在12位左右或者以上的SAR ADC中采用此結(jié)構(gòu)的電路必須對(duì)Ca及高位電容做失配校準(zhǔn)，這會(huì)增加相應(yīng)的時(shí)序和硬件電路，增加了設(shè)計(jì)和應(yīng)用復(fù)雜度。圖阻容混合型DAC結(jié)構(gòu)252。 阻容混合型DAC架構(gòu)如圖7所示，阻容混合型的高位采用電容結(jié)構(gòu)DAC，低位采用電阻結(jié)構(gòu)DAC，以目前的10bit SAR ADC設(shè)計(jì)為例，高6位采用電容實(shí)現(xiàn)，低四位采用電阻實(shí)現(xiàn)。由于C0和C1~C5所接的電壓都是Vref，所以低位電阻型DAC不會(huì)超額，也就是說(shuō)該類型的DAC結(jié)構(gòu)具有出色的單調(diào)性，這提高了ADC的ENOB。片上4位16檔電阻型D
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