最新saradc設計架構比較及必要說明(編輯修改稿)
2025-07-20 22:48 本頁面
【文章內容簡介】 DAC放在一起設計，這樣既實現了采樣又實現了DAC，即在同一個電容陣列上面完成采樣和DAC輸出的數學運算。該結構采用全電容設計，在片上容易得到更高精度的匹配。不足之處在于，隨著位數的增加，電容呈指數增加，從而使得電容占據了該ADC絕大部分的面積，增加了成本。在8位及以下的SAR ADC架構中可以采用此類型的DAC，大大簡化了設計難度。圖典型的二段分段電容結構252。 分段電容型DAC架構如圖6所示，為了解決典型電容型DAC的電容過大問題，通常采用分段電容結構實現高精度DAC的設計。該結構解決了電容面積隨位數指數增加的問題，由于電容的減小，該結構的轉換速度會明顯提高。不足之處在于引入了Ca電容，該電容的寄生參數比較大，增加了匹配難度。在12位左右或者以上的SAR ADC中采用此結構的電路必須對Ca及高位電容做失配校準，這會增加相應的時序和硬件電路，增加了設計和應用復雜度。圖阻容混合型DAC結構252。 阻容混合型DAC架構如圖7所示，阻容混合型的高位采用電容結構DAC，低位采用電阻結構DAC，以目前的10bit SAR ADC設計為例，高6位采用電容實現，低四位采用電阻實現。由于C0和C1~C5所接的電壓都是Vref，所以低位電阻型DAC不會超額，也就是說該類型的DAC結構具有出色的單調性，這提高了ADC的ENOB。片上4位16檔電阻型D
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