【文章內容簡介】 路中不同強度的驅動源，用來解決不同驅動強度下的賦值沖突，邏輯0和1可以用下表列出的強度值表示，驅動強度從supply到highz依次遞減。8種信號強度表示數(shù)字電路中的驅動源強弱標記符名稱類型強弱程度supply電源級驅動驅動最強最弱strong強驅動驅動pull上拉級驅動驅動large大容性存儲weak弱驅動驅動medium中性驅動存儲small小容性存儲highz高容性高阻 8種信號強度表示數(shù)字電路中的驅動源強弱表連線型數(shù)據類型功能說明wire,tri標準連線（缺省為該類型）wor,trior多重驅動時，具有線或特性的連線型Trireg具有電荷保持特性的連線型數(shù)據tri1上拉電阻tri0下拉電阻sypply0電源線，用于對“地”建模，為低電平0supply1電源線，用于對電源線建模，為高電平1wand，trand多重驅動時，具有線與特性的連線型 連線型數(shù)據類型功能說明表連線表示邏輯單元的物理連接，可以對應為電路中的物理信號連線，這種變量類型不能保持電荷（除trieg之外）。連線型變量必須要有驅動源，一種是連接到一個們或者模塊的輸出端，另一種是用assign連續(xù)賦值語句對它進行賦值。若沒有驅動源，將保持高阻態(tài)z。1) wire和tri最常見的是wire（連線）和tri（三態(tài)線）兩種，它們的語法和語義一致。不同之處在于：wire型變量通常用來表示單個門驅動或連續(xù)賦值語句驅動的連線型數(shù)據tri型數(shù)據變量則用來表示多驅動器驅動的連線型數(shù)據，主要用于定義三態(tài)的線網。wire/tri01xz00xx01X1x1xXxxxz01xz wire和tri上述真值表明：同時有兩個驅動強度相同的驅動源來驅動wire或tri變量時的輸出結果。2）wor和tirorWor/tiror01xz001x011111xX1xxz01xz wor和tiror3) wand和triandwand/triand01xZ00000101x1x0xxXz01xZ wand和triand4) tri0和tri1tri0（tri1）的特征是，若無驅動源驅動，其值為0（tri的值為1）trio/ tri101xZ00xx01x1x1xxxxXz01x0/1 tri0和tri15） supply0 和 supply1supply0用于對“地”建模，即低電平0；supply1用于對電源建模，. Supply1表示Vcc。6）trireg 線網trireg線網能存儲數(shù)值（類似于寄存器型數(shù)據類型），并且用于電容節(jié)點的建模。當三態(tài)寄存器（trireg）的所有驅動源都處于高阻態(tài)（z）時，三態(tài)寄存器線網將保持作用在線網上的最后一個邏輯值。三態(tài)寄存器線網的缺省初始值為x一個trireg網絡型數(shù)據用于模擬電荷存儲。電荷量強度可以下面的關鍵字來控制：samll、medium；large。默認的電荷強度為medium。一個trireg網絡型數(shù)據能夠模擬一個電荷存儲節(jié)點，該節(jié)點的電荷量將隨時間而逐漸衰減。對于一個trireg網絡型數(shù)據，仿真時其電荷衰減時間應當制定為延遲時間。2． 寄存器型 Reg型變量時最常見也是最重要的寄存器型數(shù)據類型，它是數(shù)據存儲單元的抽象類型，其對應的硬件電路元件具有狀態(tài)保持作用，能夠存儲數(shù)據，如觸發(fā)器、鎖存器等。reg型變量常用于行為級描述中，由過程賦值語句對其進行賦值。reg 型數(shù)據域wire型數(shù)據的區(qū)別在于，reg型數(shù)據類型保持最后一次的賦值，而wire型數(shù)據需要有持續(xù)的驅動。一般情況下，reg型數(shù)據的默認初始值為不定值x，缺省時的位寬為1位。reg 型數(shù)據變量舉例：reg a。 //定義一個1位的名為a的reg型變量reg[3:0] b 。 //定義一個4位的名為b的reg型變量reg[8:1] c,d,e 。 //定義三個名稱分別為c、d、e的8位reg型的變量。reg型變量一般是無符號數(shù)，若將一個負數(shù)賦給一個reg型變量，則自動轉換成其二進制補碼形式。在過程塊內被賦值的每一個信號都必須定義為reg型，并且只能在always或initial過程塊中賦值，大多數(shù)reg型信號常常是寄存器或觸發(fā)器的輸出。二．連線型和寄存器數(shù)據類型的聲明1. 連線型數(shù)據類型的聲明 缺省的連線型數(shù)據的默認類型為1位（標量）wire類型。Verilog禁止對已經聲明過的網絡、變量或參數(shù)再次聲明。連線型數(shù)據類型聲明的一般語法如下：net_declaration drive_strength rangedelaylist_of_variables其中，drive_strength、range、delay為可選項。而list_of_variables為必選項1) net_declaration:表示網絡型數(shù)據的類型，可以是wire,tri、tri0、triwand、triand、trior、wor、trireg中的任意一種。對于trireg類型，其聲明還有一個charge_strength（電荷強度）的可選項。2) drive_strength：表示連線變量的驅動強度。3) range：用來指定數(shù)據位標量或矢量。若該項默認，表示數(shù)據類型為1位的標量，超過1位就為矢量形式。4) delay：指定仿真延遲時間。5) list_of_variables：變量名稱，一次可定義多個名稱，之間用逗號分開。2. 寄存器型數(shù)據類型的聲明reg 型數(shù)據類型聲明的一般語法格式：regrangelist_of_register_variables其中，range為可選項，它制定了reg型變量的位寬，缺省時為1位。說明： list_of_register_variables：變量名稱列表，一次可以定義多個名稱，之間用逗號分開。 物理數(shù)據類型聲明舉例：reg [7:0] regb。 //定義一個8位的寄存器變量tri [7:0] tribus。 //定義了一個8位的三態(tài)總線tri0 [15:0] busa。 //定義了一個16位的連線型，處于三態(tài)時為上拉電阻tri1 [31:0] busb。 //定義了一個32位的連線型，處于三態(tài)時為下拉電阻reg scalared[1:4]b。//定義了一個4位的標量型寄存器矢量wire（pull,strong()） c =a+b。 //定義了一個1和0的驅動強度不同的1位連線型變量ctrireg （large）storeline。//定義了一個具有強度的電荷存儲功能的存儲線三．存儲器型存儲器型（memory）本質上還是寄存器型變量陣列，只是Verilog HDL語言中沒有多維數(shù)組，所有就用reg型變量建立寄存器組來實現(xiàn)存儲器的功能，也就是擴展的reg型數(shù)據地址范圍。存儲器型變量可以描述RAM型、ROM型存儲器以及reg文件。數(shù)組中的每一個單元通過一個數(shù)組索引進行尋址。存儲器型變量的一般聲明格式：regrangel1name_of_registerrange2。其中，range1和range2都是可選項，缺省時都為1。說明：（1） range1：表示存儲器中寄存器的位寬，格式為[msb:lsb]。（2） range2:表示寄存器的個數(shù)，格式為[msb:lsb]，即有msblsb+1個。（3） name_of_register：變量名稱列表，一次可以定義多個名稱，之間用逗號分開。reg[7:0] mem1[255:0]。 //定義了一個有256個8位寄存器的存儲器mem1 地址范圍是0到255reg[15:0]mem2[127:0],reg1,reg2。//定義了一個具有128個16位寄存器的存儲器，mem2和2個16位的寄存器reg1和reg2注意：memory型和reg型數(shù)據的差別。一個由n個1位寄存器構成的寄存器和一個n位寄存器的意義是不同的。reg[n1:0]a。 //表示一個n位的寄存器areg mem1[n1:0]。 //表示一個由n個1位寄存器構成的存儲器mem1.一個n位的寄存器可以在一條賦值語句里進行賦值，而一個完整的存儲器則不行。如果想對存儲器中的存儲單元進行讀寫操作，則必須指定該單元在存儲器中的地址。 如： mem1[2]=0。//給mem1存儲器中的第三個存儲單元賦值為0。除了物理數(shù)據類型外，Verilog HDL還提供了一下幾種抽象數(shù)據類型：整形（integer）、時間型（time）、實型（real）及參數(shù)型（parameter）。他們只是純數(shù)學的抽象描述，不能夠與實際的硬件電路相映射。（1）整型整型數(shù)據常用于對循環(huán)控制變量的說明，在算術運算中被視為二進制補碼形式的有符號數(shù)。除了寄存器數(shù)據被當作無符號數(shù)來處理之外，整數(shù)型據與32位寄存器型數(shù)據在實際意義上相同。整型數(shù)據的聲明格式：integer list_of_variablesinteger index。 //簡單的32位有符號整數(shù)integer i[31:0]。 //定義了整數(shù)數(shù)組，它有32個元素（2）時間型時間型數(shù)據與整型數(shù)據類似，只是它是64位的無符號數(shù)。時間型數(shù)據主要用于對模擬時間的存儲與計算處理，常與系統(tǒng)函數(shù)$time一起使用。聲明格式如下：time list_of_register_variables。如： time a,b。 //定義了兩個64位的時間變量。（3）實型Verilog HDL支持實型常量與變量。實型數(shù)據在機器碼表示法中是浮點型數(shù)據，可用于對延遲時間的計算。聲明格式：reallist_of_variables如： real stime。//定義了一個實型數(shù)據（4）參數(shù)型在Verilog HDL中，參數(shù)是一個非常重要的數(shù)據類型，屬于常量，在仿真開始之前就被賦值，在仿真過程中保持不變。采用參數(shù)定義方法可以提高程序的可讀性和維護性。參數(shù)常用來定義延遲時間和變量的位寬。參數(shù)類型的定義格式：parameter 參數(shù)名1=表達式1，參數(shù)名2=表達式2，………，參數(shù)名n=表達式n；其中，表達式既可以是常數(shù)，也可以是表達式。參數(shù)定義完以后，程序中出現(xiàn)的所有的參數(shù)名都將被替換為相對應的表達式。如：parameter length=32,weight=16。Verilog HDL語言的運算符主要針對數(shù)字邏輯電路的制定，覆蓋范圍廣泛。1．算術運算符Verilog HDL中常用的算術運算符主要有5種，分別是加法（+）、減法（）、乘法（*）、除法（/）、取模（%），均為雙目運算符。1） 算術操作結果的位寬 算術表達式結果的長度由最長的操作數(shù)決定。在賦值語句中，算術操作結果的長度由操作左端的目標長度決定。2） 有符號與無符號的使用無符號數(shù)的值一般存儲在線網、reg（寄存器）變量及普通（沒有符號標記s）的基數(shù)格式表示的整數(shù)型中。有符號數(shù)值一般存儲在整型變量、十進制形式的整數(shù)、有符號的reg（寄存器）變量及有符號的線網中。2. 關系運算符雙目運算符：大于()、小于()、大于等于、小于等于。在進行關系比較時，如果成立則結果為“1”，否則返回的結果為“0”。若不確定則返回結果為不定值（x）。3. 相等關系運算符相等關系運算符是對兩個操作數(shù)進行比較，比較的結果有三種：真1，假0，和不定值（x）。Verilog HD語言中四種相等關系運算符：等于（==）、不等于（！=）、全等于（===）。這四種運算符都是雙目運算符，要求有兩個操作數(shù)。他們的優(yōu)先級是相同的。“==”和“！=”稱為邏輯等式運算符，其結果有兩個操作數(shù)的值決定，由于操作數(shù)中某些位可能是不定值x和高阻態(tài)值z，所以結果可能是不定值x。“= ==”和“！==”運算符則不同，他是對操作數(shù)按位比較，兩個操作數(shù)必須完全一樣，其結果才是1，若兩個操作數(shù)對應位出現(xiàn)不定值x和高阻值z，則可以認為是相同的?！?==”和“！==”運算符常用于case表達式的判別，所以又稱為“case”等式運算符。4． 邏輯運算符邏輯與運算符“amp。amp?！? 邏輯或運算符“||”，邏輯非運算符（?。┢渲羞壿嬇c和邏輯或，是雙目運算符。邏輯非為單目運算符。在邏輯運算符的操作中，如果操作數(shù)是1位的，那么1就代表邏輯真，0就代表邏輯假。如果是操作數(shù)是由多位的，則當操作數(shù)每一位都是0時才是邏輯0值，只要有一位1，這個操作數(shù)就是邏輯1值。例如：寄存器變量a、b的初值分別是4’b1110和4’b0000,則!a=0, !b=1。 aamp。amp。b=0。 a||b=1。需要注意的是，若操作數(shù)中存在不定態(tài)x，則邏輯運算的結果也是不定態(tài)。5．按位運算符數(shù)字邏輯電路中，信號與信號之間的運算稱之位運算。Verilog HDL提供了一下五種類型的位運算符：按位取反（~）、按位與（amp。）、按位或（|）、按位異或（^）、按位同或（^~）位邏輯運算對其自變量的每一位進行操作。6．歸納運算符歸納運算符按位進行邏輯運算，屬于單目運算符。由于這一類運算符操作的結果產生1位邏輯值，因而被形象地稱為縮位運算符。在Verilog HDL中，縮位運算符包括amp