【正文】 譜為常數(shù)，因此其自相關(guān)函數(shù)為一沖擊函數(shù)δ(τ)。而如果用迦羅瓦LFSR的方式實(shí)現(xiàn)，則當(dāng)前移位寄存器的輸出被加入到內(nèi)置的第十四、十五級的異或門反饋實(shí)現(xiàn)。對于m 序列的產(chǎn)生，我們可以借助EWB 軟件，使用74194 移位寄存器、Word Generator、異或門電路來產(chǎn)生所要求的m 序列。一般將信源產(chǎn)生的二進(jìn)制數(shù)字信息和一個(gè)周期很長的偽隨即序列模2 相加，就可將原信息變成不可理解的另一序列。A 與m 序列模2 加運(yùn)算得到的序列為B。本實(shí)驗(yàn)對按鍵進(jìn)行了消抖處理作為機(jī)械開關(guān)的按鍵，操作時(shí)，機(jī)械觸點(diǎn)的彈性及電壓突跳等原因，在觸點(diǎn)閉合或開啟的瞬間會出現(xiàn)電壓抖動，實(shí)際應(yīng)用中如果不進(jìn)行處理將會造成誤觸發(fā)。input [3:0]key。endalways(posedge clk or negedge rst_n)begin if(!rst_n) key_r2=0。wire led2_en = key_r2[2] amp。 else if (led3_en) led[3]=~led[3]。D7=D6_OUT。input key。wire led_start。reg [CNT_1S_W1:0] t_1s_r。 //一旦按鍵被按下，則這個(gè)信號一直為一，表示開始產(chǎn)生隨機(jī)數(shù)。 key_r3 = 0。 key_t_r = key_t。 end else begin led_r[0] = led_out[7]。 led_load_r = 0。always(posedge clk or negedge rst_)begin if(!rst_)begin key_r1 = 0。assign led_start = t_dly amp。reg [CNT_20US_W1:0] key_t_r。wire key_en。parameter CNT_1S = 50000000。下面以n=3，g0=1，g1=1,g2=0,g3=1為例，說明LFSR的特性，具有該參數(shù)的LFSR結(jié)構(gòu)如下圖： 3個(gè)D觸發(fā)器LFSR產(chǎn)生隨機(jī)數(shù)原理圖假設(shè)在開始時(shí)，D2D1D0=111(seed)，那么，當(dāng)時(shí)鐘到來時(shí)，有：D2=D1_OUT=1；D1=D0_OUT^D2_OUT=0；D0=D2_OUT=1；即D2D1D0=101；同理，又一個(gè)時(shí)鐘到來時(shí)，可得D2D1D0=001. ………………畫出狀態(tài)轉(zhuǎn)移圖如下： 狀態(tài)轉(zhuǎn)移圖，正好有1=7個(gè)狀態(tài)，不包括全0；如果您理解了上圖，至少可以得到三條結(jié)論：1)初始狀態(tài)是由SEED提供的；2)當(dāng)反饋系數(shù)不同時(shí)，得到的狀態(tài)轉(zhuǎn)移圖也不同；必須保證gn===1,否則哪來的反饋？3)D觸發(fā)器的個(gè)數(shù)越多，產(chǎn)生的狀態(tài)就越多，也就越“隨機(jī)”；基于以上原理，下面用verilog產(chǎn)生一個(gè)n=8，反饋系數(shù)為g0g1g2g3g4g5g6g7g8=101110001的偽隨機(jī)數(shù)發(fā)生器，它共有2^8=255個(gè)狀態(tài)，該LFSR的結(jié)構(gòu)如下： 8個(gè)D觸發(fā)器LFSR產(chǎn)生隨機(jī)數(shù)原理圖D0=D1_OU。 else if (led1_en) led[1]=~led[1]。wire led1_en = key_r2[1] amp。always(posedge clk or negedge rst_n)begin if(!rst_n) key_r1=0。input clk。 硬件實(shí)驗(yàn)環(huán)境為學(xué)校實(shí)驗(yàn)室Altera cyclone ii EP2C35F72C6N DE2開發(fā)板。擾碼和解擾所用的m 序列是相同的?，F(xiàn)在常用的擾碼技術(shù)之一是利用偽隨機(jī)序列來實(shí)現(xiàn)，并且這種技術(shù)也是數(shù)字信號高保密性傳輸?shù)闹匾侄巍Ｆ渲腥魏我患壖拇嫫鞯妮敵?隨著時(shí)鐘信號的推移都會產(chǎn)生一個(gè)序列,該序列稱為移位寄存器序列。例如，一個(gè)本原多項(xiàng)式,表示一個(gè)15級的移位寄存器的輸出。設(shè)一個(gè)m序列，其周期為p，經(jīng)過r次延遲移位后的序列為，那么，其中為某次延遲移位后的序列。不同周期的m序列所適用的環(huán)境不同，ITUT（國際電信聯(lián)盟）對此提出了一系列標(biāo)準(zhǔn)。 線性反饋移位寄存器4產(chǎn)生m序列原理圖在圖中給出一個(gè)一般的線性反饋移位寄存器的組成。其中當(dāng)滿足以下三個(gè)條件時(shí)，被稱之為本原多項(xiàng)式，可以產(chǎn)生m 序列。根據(jù)其構(gòu)成結(jié)構(gòu)，它又分為線性反饋移位寄存器和非線性反饋移位寄存器兩類，由線性反饋移位寄存器產(chǎn)生的周期最長的二進(jìn)制數(shù)字序列稱為最大長度線性反饋移位寄存器序列，簡稱m 序列。目前廣泛應(yīng)用的偽隨機(jī)噪聲都是由數(shù)字電路產(chǎn)生的周期序列（即濾波等處理后）得到的。其格式為模塊名（連接端口1信號名，連接端口2信號名……）（2） 在引用時(shí)用“.”標(biāo)明源模塊定義時(shí)規(guī)定的端口名。一個(gè)模塊往往具有多個(gè)端口，它們是本模塊和其它模塊進(jìn)行聯(lián)系的標(biāo)志。input din,clk。一個(gè)電路設(shè)計(jì)可由多個(gè)模塊組合而成，因此一個(gè)模塊的設(shè)計(jì)只是一個(gè)系統(tǒng)設(shè)計(jì)中某個(gè)層次的設(shè)計(jì)?；镜哪K結(jié)構(gòu)組成（1）模塊的開始與結(jié)束： 模塊在語言形式上是以關(guān)鍵字module開始，以關(guān)鍵詞 endmodule結(jié)束的一段程序，其中模塊開始語句必須要以分號結(jié)束。7． 移位運(yùn)算符移位運(yùn)算符有兩種：左移位運(yùn)算符（）、右移位運(yùn)算符（）。5．按位運(yùn)算符數(shù)字邏輯電路中，信號與信號之間的運(yùn)算稱之位運(yùn)算。在邏輯運(yùn)算符的操作中，如果操作數(shù)是1位的，那么1就代表邏輯真，0就代表邏輯假。他們的優(yōu)先級是相同的。2） 有符號與無符號的使用無符號數(shù)的值一般存儲在線網(wǎng)、reg（寄存器）變量及普通（沒有符號標(biāo)記s）的基數(shù)格式表示的整數(shù)型中。參數(shù)常用來定義延遲時(shí)間和變量的位寬。聲明格式如下：time list_of_register_variables。除了物理數(shù)據(jù)類型外，Verilog HDL還提供了一下幾種抽象數(shù)據(jù)類型：整形（integer）、時(shí)間型（time）、實(shí)型（real）及參數(shù)型（parameter）。//定義了一個(gè)具有128個(gè)16位寄存器的存儲器，mem2和2個(gè)16位的寄存器reg1和reg2注意：memory型和reg型數(shù)據(jù)的差別。數(shù)組中的每一個(gè)單元通過一個(gè)數(shù)組索引進(jìn)行尋址。 //定義一個(gè)8位的寄存器變量tri [7:0] tribus。2) drive_strength：表示連線變量的驅(qū)動強(qiáng)度。 //定義三個(gè)名稱分別為c、d、e的8位reg型的變量。對于一個(gè)trireg網(wǎng)絡(luò)型數(shù)據(jù)，仿真時(shí)其電荷衰減時(shí)間應(yīng)當(dāng)制定為延遲時(shí)間。wire/tri01xz00xx01X1x1xXxxxz01xz wire和tri上述真值表明：同時(shí)有兩個(gè)驅(qū)動強(qiáng)度相同的驅(qū)動源來驅(qū)動wire或tri變量時(shí)的輸出結(jié)果。一． 物理數(shù)據(jù)類型 Verilog HDL最主要的物理數(shù)據(jù)類型是連線型、寄存器型和存儲器型，并使用四種邏輯電平和八種信號強(qiáng)度對實(shí)際的電路建模。采用十進(jìn)制格式，小數(shù)點(diǎn)兩邊必須都有數(shù)字，否則為非法的表示形式。如 10’b101 //左邊補(bǔ)0，得 0000000101 8b’zx01 //左邊補(bǔ)z，得zzzzz0x1 如果定義的位寬比實(shí)際數(shù)的位數(shù)大，那么最左邊的位被截?cái)唷?) 在數(shù)值中，下劃線符號“_”除了不能放于數(shù)值的首位外，可以隨意用在整型數(shù)與實(shí)型數(shù)中，他們對數(shù)值大小沒有任何改變，只是為了提高可讀性。轉(zhuǎn)義標(biāo)識符以“\”（反斜線）符號開頭，以空白符結(jié)尾（空白可以是 一個(gè)空格、一個(gè)制表符或者換行符）。 (2) 注釋符Verilog HDL語言允許插入注釋，標(biāo)明程序代碼功能、修改、版本等信息，以增強(qiáng)程序的可閱讀性和幫助管理文檔。許多Verilog開發(fā)工具都提供仿真、形式驗(yàn)證和綜合功能。它支持從門電路(甚至開關(guān)級電路)到系統(tǒng)級電路的層次化描述。1995年,Verilog成為IEEE標(biāo)準(zhǔn):IEEEStd. 13641995。3 Verilog硬件描述語言 Verilog硬件描述語言簡介Verilog是在1984年由Gateway Design Automation公司提出的。1. 電路在物理上是并行工作的。8）時(shí)序/時(shí)延分析通過時(shí)序/分析獲得布局布線后系統(tǒng)的延時(shí)信息，不僅包括延時(shí)，而且還有實(shí)際的布線延時(shí)。設(shè)計(jì)約束是指設(shè)計(jì)的時(shí)序約束和在綜合、布線布局階段附加的約束等。RTL級比門級更抽象，同時(shí)也更簡單和高效。 FPGA開發(fā)流程HDL(Hardware Design Language)和原理圖是兩種常用的數(shù)字硬件電路描述方法，HDL設(shè)計(jì)法具有更好的可移植性、通用性和模塊劃分與重用性的特點(diǎn)，在目前的工程設(shè)計(jì)中被廣泛使用?？梢苑譃殡娐吩韴D描述，狀態(tài)機(jī)描述和波形描述3種形式。這些優(yōu)點(diǎn)使得CPLA/FPGA技術(shù)在20世紀(jì)90年代以后得到飛速的發(fā)展，同時(shí)也大大推動了EDA軟件和硬件描述語言HDL的進(jìn)步。FPGA主要用于工業(yè)、農(nóng)業(yè)、教學(xué)和科學(xué)研究中的實(shí)時(shí)信號處理和過程控制。先后發(fā)展出PLA、LAL、GAL、EPLD、FPGA和CPLD等類型。EDA技術(shù)是20世紀(jì)90年代初從CAD(電子輔助設(shè)計(jì))、CAM(計(jì)算機(jī)輔助制造)/CAT(計(jì)算機(jī)輔助工程)的概念發(fā)展而來的。 利用FPGA這些優(yōu)點(diǎn)，選擇合適的FPGA芯片，用戶就能輕而易舉地設(shè)計(jì)自己的“計(jì)算機(jī)”和“數(shù)字系統(tǒng)”。No序列是80年代末構(gòu)造出來的一種新型偽隨機(jī)序列，它的突出優(yōu)點(diǎn)是線性復(fù)雜度很大，且相關(guān)值可達(dá)welch下界，族序列數(shù)多，但有序列不平衡的弱點(diǎn)。一般不用于多址通信作地址碼。m序列還是研究其它序列的基礎(chǔ)。 時(shí)延測量。 偽隨機(jī)序列通常由反饋位移寄存器產(chǎn)生，又可分為線性反饋位移寄存器和非線性反饋位移寄存器兩類。隨機(jī)序列在FPGA上的應(yīng)用畢業(yè)論文目錄1 緒論 1 1 1 1 偽隨機(jī)序列研究現(xiàn)狀 2 32 FPGA簡介 4 FPGA器件的應(yīng)用狀況與發(fā)展趨勢 4 FPGA概述 5 FPGA開發(fā)編程原理 6 FPGA開發(fā)流程 6 93 Verilog硬件描述語言 11 Verilog硬件描述語言簡介 11 12 Verilog HDL的語言要素 124 偽隨機(jī)序列 28 28 m 序列（偽隨機(jī)序列）的性質(zhì) 30 m序列（偽隨機(jī)序列）的設(shè)計(jì) 31 m序列的產(chǎn)生方法 335 隨機(jī)序列在FPGA上實(shí)現(xiàn) 35 FPGA基礎(chǔ)實(shí)驗(yàn)——按鍵消抖控制LED 亮滅 35 35 35 35 35 37 FPGA產(chǎn)生基于LFSR的偽隨機(jī)數(shù)實(shí)驗(yàn) 37 37 38 39 47結(jié)論 48致謝 49參考文獻(xiàn) 501 緒論 隨著通信技術(shù)的發(fā)展，在某些情況下，為了實(shí)現(xiàn)最有效的通信應(yīng)采用具有白噪聲條統(tǒng)計(jì)特性的信號。而在近年來的發(fā)展中，它的應(yīng)用范圍遠(yuǎn)遠(yuǎn)超出了上述的領(lǐng)域，如計(jì)算機(jī)系統(tǒng)模擬、數(shù)字系統(tǒng)中誤碼測試、聲學(xué)和光學(xué)測量、數(shù)值式跟蹤和測距系統(tǒng)等也都有著廣闊的使用。這兩測量的結(jié)果，我們認(rèn)為是符合實(shí)際運(yùn)用時(shí)的情況。 其中m序列是最有名和最簡單的,也是研究的最透徹的序列。作為單個(gè)序列GMW序列有優(yōu)勢，但一族GMW序列滿足一定互相關(guān)條件的序列數(shù)很少。但Bent序列構(gòu)造較難，未有滿足一定要求的快速算法。 縮小體積、減輕重量、降低功耗，具有高集成度和高可靠性； 易于獲得高性能，系統(tǒng)設(shè)計(jì)、電路設(shè)計(jì)、工藝設(shè)計(jì)之間緊密結(jié)合，這種一體化的設(shè)計(jì)有利于獲得前所未有的高性能系統(tǒng)； 軟件模擬仿真后下載到FPGA制成了專用IC，設(shè)計(jì)者可以很直觀地測試其邏輯功能及性能指標(biāo)。電子設(shè)計(jì)自動化技術(shù)是21世紀(jì)電子設(shè)計(jì)領(lǐng)域中最重要的技術(shù)之一?？删幊踢壿嬈骷拈T類較多。因此在實(shí)際應(yīng)用中，用戶無需深究兩者的區(qū)別，習(xí)慣上都把他們叫做FPGA。使用CPLA/FPGA開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少PCB面積，提高系統(tǒng)的可靠性。 。這種輸入方式最后所能達(dá)到的工作速度和芯片利用率也是主要取決于綜合軟件。2） RTL級HDL描述 RTL級（寄存器傳輸級）指不關(guān)注寄存器和組合邏輯的細(xì)節(jié)（如使用了多少邏輯門、邏輯門的連接拓?fù)浣Y(jié)構(gòu)等），通過描述寄存器到寄存器之間的邏輯功能的HDL設(shè)計(jì)方法。管腳分配是指設(shè)計(jì)文件的輸入輸出信號指定到器件的某個(gè)管腳，設(shè)計(jì)此管腳的電弧標(biāo)準(zhǔn)、電流強(qiáng)度等。也可以簡單地將布線布局理解為對FPGA內(nèi)部查找表和寄存器資源的合理配置，那么‘布局’可以被理解挑選可實(shí)現(xiàn)設(shè)計(jì)網(wǎng)表的最優(yōu)的資源組合‘布線’就是將這些查找表和寄存器資源以最優(yōu)方式連接起來。 首先，我們需要建立硬件設(shè)計(jì)的意識，硬件意思是RTL級設(shè)計(jì)的基礎(chǔ)。6. 不要在兩個(gè)或兩個(gè)以上的語句塊（always 或initial）中對同一個(gè)信號賦值。1993年,OVI 始努力推動Verilog標(biāo)準(zhǔn)化。Verilog語言的特點(diǎn)描述如下Verilog語言滿足了數(shù)字系統(tǒng)設(shè)計(jì)和綜合的所有要求。在對一個(gè)設(shè)計(jì)進(jìn)行仿真時(shí)，每一個(gè)單獨(dú)的元件都要求能被編譯。在編譯過程中，空白符被忽略。采用轉(zhuǎn)義字符可以在一條標(biāo)識符中包含任何可打印的字符。數(shù)制基數(shù)符號合法標(biāo)識符二進(jìn)制B或b0、x、X、Z、z、？、_八進(jìn)制O或o0~x、X、Z、z、？、_十進(jìn)制D或d0~_十六進(jìn)制H或h0~a~f、A~F、x、X、Z、z、？、_ 二進(jìn)制、八進(jìn)制、十進(jìn)制、十六進(jìn)表需要注意的是：1）在較長的數(shù)之間可以用下劃線來分開，目的是提