【文章內(nèi)容簡(jiǎn)介】 就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。下面是一個(gè) 4 輸入與門的例子。圖 輸入與門 FPGA 的器件結(jié)構(gòu)與工作原理FPGA(Field Programmable Gate Array)即現(xiàn)場(chǎng)可編程邏輯陣列，是大規(guī)?？删幊碳呻娐返闹髁髌骷?。FPGA 一般由三種可編程電路和一個(gè)用于存放編程數(shù)據(jù)的 SRAM(靜態(tài)隨機(jī)存儲(chǔ)器)組成，這三種可編程電路是：可編程邏輯陣列 LAB(Logic Array Block)，輸入輸出模塊 IOB (I/O Block)和互連資源 IR(Interconnect Resource)。FPGA 可編程邏輯形成的方法是基于查找表 LUT (Look Up Table)結(jié)構(gòu)的，LUT 是可編程的最小邏輯構(gòu)成單元 [4]。下面將以 Altera 公司的 ACEX 系列芯片為例對(duì) FPGA 器件的結(jié)構(gòu)原理作個(gè)簡(jiǎn)要的闡述。ACEK 系列芯片除了具備上述三種常規(guī)的可編程電路，還有其特有的結(jié)構(gòu)即嵌入式陣列塊 EAB(Embedded Array Block)。FPGA 的內(nèi)部結(jié)構(gòu)示意圖如圖 示。FPGA 的內(nèi)部連線是分布在 CLB 周圍，而且編程的種類和編程點(diǎn)很多，使得布線相當(dāng)靈活，因此在系統(tǒng)速度方面低于 CPLD 的速度。芯片邏輯利用率：由于 FPGA 的 CLB 規(guī)模小，可分為兩個(gè)獨(dú)立的電路，又有豐富的連線，所以系統(tǒng)綜合時(shí)可進(jìn)行充分的優(yōu)化，以達(dá)到邏輯最高的利用。芯片功耗：高密度可編程邏輯器件 HDPLD 的功耗一般在 ～ 之間，而青島大學(xué)本科生畢業(yè)論文（設(shè)計(jì)）10FPGA 芯片功耗 ～5mW，靜態(tài)時(shí)幾乎沒有功耗，所以稱 FPGA 為零功耗器件。圖 FPGA 結(jié)構(gòu)示意圖 LAB可編程邏輯陣列是由一系列相鄰的邏輯單元 LE (Logic Element)構(gòu)成的，每個(gè) LAB 包括八個(gè)邏輯單元 LE、相連的進(jìn)位鏈和級(jí)聯(lián)鏈，LAB 控制信號(hào)和 LAB 局部互連。LAB 的構(gòu)成、ACEK 系列芯片的“粗粒度(coarsegrained ) 結(jié)構(gòu)，有利于 EDA 軟件進(jìn)行布局布線，優(yōu)化器件的利用進(jìn)而提高整個(gè)數(shù)字系統(tǒng)的性。其中的邏輯單元 LE 是一種基于查找表的函數(shù)發(fā)生器。它能夠?qū)崿F(xiàn) 4 輸入 1 輸出的任意邏輯函數(shù)。每個(gè) LE 包含一個(gè) 4 輸入的查找表、一個(gè)帶有同步使能的可編程觸發(fā)器、一個(gè)進(jìn)位鏈和一個(gè)級(jí)聯(lián)鏈。每個(gè) LE 有兩個(gè)輸出分別可以驅(qū)動(dòng)局部互連和快速通道互連。LE有兩個(gè)輸出驅(qū)動(dòng)內(nèi)部互連，一個(gè)是驅(qū)動(dòng)局部互連輸出，另一個(gè)驅(qū)動(dòng)行或列的快速通道 Fast Track 的互連輸出，這兩個(gè)輸出可以單獨(dú)控制。因此在一個(gè)邏輯單元 LE 中的觸發(fā)器和查找表能夠用來完成不相關(guān)的功能，從而提高 LE 的資源利用率。在 ACEK 系列芯片的結(jié)構(gòu)中還提供了兩種專用的高速數(shù)據(jù)通道，用于連接相鄰的LE，但不占用局部互連通路，它們是進(jìn)位鏈和級(jí)聯(lián)鏈。進(jìn)位鏈用來支持高速計(jì)數(shù)器和加法器，它提供了 LE 之間的決速向前進(jìn)位功能。來自低位的進(jìn)位信號(hào)經(jīng)進(jìn)位鏈向前直接送到高位，同時(shí)饋入查找表和進(jìn)位鏈的下一段。這種特點(diǎn)使得 ACEK 結(jié)構(gòu)能夠?qū)崿F(xiàn)高速計(jì)數(shù)器、加法器和寬位比較器。級(jí)聯(lián)鏈可以用來實(shí)現(xiàn)多輸入數(shù)的邏輯函數(shù)。相鄰的查找表并行地完成部分邏輯功能，級(jí)聯(lián)鏈把中間結(jié)果拼接起來。進(jìn)位鏈和級(jí)聯(lián)鏈的使用有利于青島大學(xué)本科生畢業(yè)論文（設(shè)計(jì)）11提高器件的工作速度，但是大量使用進(jìn)位鏈和級(jí)聯(lián)鏈會(huì)限制布局布線的靈活性，導(dǎo)致資源的浪費(fèi)。因此在設(shè)計(jì)過程應(yīng)該權(quán)衡考慮，在 FPGA 芯片資源利用和工作速度之間尋求平衡。ACEK 器件的 I/O 引腳是由一些 I/O 單元驅(qū)動(dòng)的。 IOE (I/O Element)位于快速通道的行和列末端，包含一個(gè)雙向的緩沖器和一個(gè)寄存器。這個(gè)寄存器可以用作需要快速建立時(shí)間的外部數(shù)據(jù)輸入寄存器，也可以作為需要快速“時(shí)鐘到輸出”性能的數(shù)據(jù)輸出寄存器。IOE 可以配置成輸入、輸出或雙向口。ACEK 器件中的 IOE 具有許多特性，支持 JTAG 編程、三態(tài)緩沖和漏極開路輸出等等。每個(gè) IOE 的時(shí)鐘、清零、時(shí)鐘使能和輸出使能的控制均由 I/O 控制信號(hào)網(wǎng)絡(luò)提供，采用高速驅(qū)動(dòng)以減小通過器件的時(shí)間偏差。此外，ACEK 器件還提供了若干專用輸入引腳，這些引腳用來驅(qū)動(dòng) IOE 寄存器的控制端，使用了專用的布線通道，以便具有比快速通道更短的延遲和更小的偏差。 IR可編程的互連資源包括各種長(zhǎng)度的金屬連線線段和一些可編程的連線開關(guān)，它們將各個(gè)邏輯陣列之間、及其與 IO 模塊之間互相連接起來，構(gòu)成各種功能復(fù)雜的系統(tǒng)。在 ACEK 中互連結(jié)構(gòu)是通過快速通道(Fast Track)實(shí)現(xiàn)的。Fast Track 遍布于整個(gè)ACEK 器件，是一系列水平和垂直走向的連續(xù)式布線通道。每一行的 LAB 都有一個(gè)專用的“行互連” ， “行互連”可以驅(qū)動(dòng)。I/O 引腳或饋送到器件中的其 LAB；“列互連”連接各行，也能驅(qū)動(dòng) I/O 引腳。這種布線結(jié)構(gòu)能夠有效提高布線效率，使得即使非常復(fù)雜的設(shè)計(jì)也能夠測(cè)定其延時(shí)性。 EAB嵌人式陣列塊 EAB 是在輸入輸出口上帶有寄存器的靈活的 RAM 塊，是由一系列嵌人式 RAM 單元組成的。EAB 的邏輯功能是在配置期間，用只讀模式對(duì) EAB 編程產(chǎn)生一個(gè)大型查找表來實(shí)現(xiàn)的。采用查找表實(shí)現(xiàn)組合邏輯比一般算法快，EAB 的快速時(shí)間通道使得這一先進(jìn)性能進(jìn)一步得到加強(qiáng)。當(dāng)要實(shí)現(xiàn)存儲(chǔ)器功能時(shí)，每個(gè) EAB 提供 2048 比特位，每一個(gè) EAB 是一個(gè)獨(dú)立的結(jié)構(gòu)，它具有共同的輸入、互連和控制信號(hào)。每個(gè) EAB含有一個(gè)行互連饋入端，EAB 的輸出能夠同時(shí)驅(qū)動(dòng)行互連通道和列互連通道。這一特性增加了 EAB 的可利用布線資源。因此，EAB 可以非常方便地用于實(shí)現(xiàn)一些規(guī)模不大的RAM, ROM, FIFO 等功能模塊；同時(shí)在實(shí)現(xiàn)地址譯碼器、狀態(tài)機(jī)、微控制器等復(fù)雜邏輯時(shí)也具備了一定優(yōu)勢(shì) [5]。 基于 EDA 平臺(tái)的 FPGA 開發(fā)流程一個(gè)完整、典型的 EDA 設(shè)計(jì)流程 [6][7]即是自頂向下設(shè)計(jì)方法的具體實(shí)施過程，也是EDA 軟件本身的組成結(jié)構(gòu)。在實(shí)踐中進(jìn)一步了解支持這一個(gè)設(shè)計(jì)流程的諸多設(shè)計(jì)工具，有利于排解設(shè)計(jì)中的具體問題，提高設(shè)計(jì)質(zhì)量。青島大學(xué)本科生畢業(yè)論文（設(shè)計(jì)）12基于 EDA 軟件平臺(tái)的 FPGA 開發(fā)流程，一般有兩種設(shè)計(jì)輸入方式：圖形輸入和硬件描述語言文本輸入。下面將重點(diǎn)介紹采用 VHDL 硬件描述語言進(jìn)行設(shè)計(jì)輸入方法，這是筆者在設(shè)計(jì)開發(fā)過程中采用的主要方法。VHDL 作為電子工程主流硬件描述語言，是EDA 技術(shù)的重要組成部分。它于 1983 年由美國(guó)國(guó)防部創(chuàng)建，由 IEEE 協(xié)會(huì)進(jìn)一步發(fā)展并在 1987 年成為 IEEE 國(guó)際標(biāo)準(zhǔn)。自 IEEE 協(xié)會(huì)公布了 VHDL 標(biāo)準(zhǔn)版本(IEEE Std 1076)之后，各大 EDA 公司相繼推出支持 VHDL 語言的開發(fā)環(huán)境。從此 VHDL 作為硬件描述語言的業(yè)界標(biāo)準(zhǔn)之一，在電子設(shè)計(jì)領(lǐng)域得到廣泛應(yīng)用，并逐步成為事實(shí)上的通用硬件描述語言。VHDL 語言具有很強(qiáng)的電路建模能力，具有良好的電路行為描述和系統(tǒng)描述的能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述；VHDL 語言還具有與硬件電路無關(guān)和設(shè)計(jì)平臺(tái)無關(guān)的特性，并且在語言易讀性和層次化結(jié)構(gòu)化設(shè)計(jì)方面表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。這些特性使得 VHDL 語言在支持自頂向下的 EDA 設(shè)計(jì)流程方面顯得游刃有余。因此，采用 VHDL 進(jìn)行電子系統(tǒng)設(shè)計(jì)可以讓設(shè)計(jì)者專心致力于其功能的實(shí)現(xiàn)，而不需要對(duì)不影響功能的與工藝相關(guān)的問題花費(fèi)過多的時(shí)間和精力，從而大大簡(jiǎn)化了設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。采用 VHDL 文本設(shè)計(jì)輸入與傳統(tǒng)的計(jì)算機(jī)軟件語言編輯輸入基本上一樣，就是使用VHDL 描述數(shù)字系統(tǒng)的功能，進(jìn)行文本編輯輸入。事實(shí)上，純粹的 VHDL 設(shè)計(jì)輸入方法仍然是最基本、最有效和最普遍的設(shè)計(jì)輸入方法。在電子設(shè)計(jì)領(lǐng)域“綜合”的概念可以表示為：將行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)化為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配而成的過程。事實(shí)上，設(shè)計(jì)過程通常從高層次的行為描述開始，直到最底層的結(jié)構(gòu)描述結(jié)束，每一個(gè)步驟都是上一個(gè)層次的綜合轉(zhuǎn)換。在 FPGA 設(shè)計(jì)開發(fā)過程中，整個(gè)綜合過程就是設(shè)計(jì)者在 EDA 軟件平臺(tái)上編輯輸入VHDL 文本，依據(jù)給定電路結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級(jí)電路甚至更底層的電路描述網(wǎng)表文件。因此設(shè)計(jì)綜合的過程就是將軟件設(shè)計(jì)的 VHDL 描述文本與硬件結(jié)構(gòu)掛鉤，是軟件描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟，是文本描述與硬件實(shí)現(xiàn)之間的一座橋梁。適配器也稱為結(jié)構(gòu)綜合器，它的功能是將綜合器產(chǎn)生的網(wǎng)表文件配置于指定的 FPGA目標(biāo)器件中，使之產(chǎn)生最終的下載文件。適配過程中所選定的 FPGA 目標(biāo)器件必須屬于綜合器原來指定的目標(biāo)器件系列，這是因?yàn)檫m配器的適配對(duì)象是直接與器件的結(jié)構(gòu)細(xì)節(jié)相對(duì)應(yīng)的。邏輯綜合通過后必須利用適配器將綜合后的網(wǎng)表文件針對(duì)某一具體目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿真，同時(shí)產(chǎn)生可用于編程下載文件。青島大學(xué)本科生畢業(yè)論文（設(shè)計(jì)）13在編程下載前必須利用 EDA 工具對(duì)配置生成的結(jié)果進(jìn)行模擬分析，這就是所謂的仿真。仿真的過程就是讓計(jì)算機(jī)根據(jù)一定的算法和一定的仿真庫(kù)對(duì) EDA 設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)，排除錯(cuò)誤。仿真包括功能仿真和時(shí)序仿真。功能仿真：不經(jīng)過綜合和適配階段，在設(shè)計(jì)項(xiàng)目編譯后直接進(jìn)入門級(jí)仿真器進(jìn)行模擬測(cè)試。主要用于測(cè)試設(shè)計(jì)項(xiàng)目的邏輯功能，用以了解其實(shí)現(xiàn)的功能是否滿足設(shè)計(jì)要求，在功能仿真的過程不涉及任何具體器件的硬件特性。時(shí)序仿真：當(dāng)設(shè)計(jì)項(xiàng)目通過功能仿真初步確定滿足設(shè)計(jì)要求后，需要綁定具體器件進(jìn)行時(shí)序仿真。時(shí)序仿真就是接近真實(shí)器件運(yùn)行特性的仿真，仿真文件包含了器件硬件特性參數(shù)，因而仿真精度高。但時(shí)序仿真的仿真文件必須來自針對(duì)具體器件的綜合器和適配器。綜合所得的 EDIF 網(wǎng)表文件通常作為 FPGA 適配器的輸入文件，產(chǎn)生的仿真網(wǎng)表文件包含了器件精確的延時(shí)信息。把適配后生成的下載或配置文件，通過編程器或編程電纜向 FPGA 進(jìn)行下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證，從而實(shí)現(xiàn)滿足設(shè)計(jì)要求的電子系統(tǒng) [8]。青島大學(xué)本科生畢業(yè)論文（設(shè)計(jì)）14第四章 多功能計(jì)數(shù)器的理論基礎(chǔ)和總體設(shè)計(jì)方案 常用頻率測(cè)量方法及其誤差分析 直接測(cè)頻法直接測(cè)頻法是最簡(jiǎn)單的、也是最基本的測(cè)量頻率的方法。其原理就是在給定的閘門信號(hào)中填入脈沖，并通過一定的計(jì)數(shù)線路，得到所填充的脈沖的個(gè)數(shù)，從而算出待測(cè)信號(hào)的頻率或者周期。其測(cè)量原理如圖 所示:在測(cè)量的過程中，按照信號(hào)頻率高低的不同，其測(cè)量方法分為兩種:(1) 被測(cè)信號(hào)頻率較高時(shí)此時(shí)，通常選用頻率較低的一個(gè)標(biāo)準(zhǔn)頻率信號(hào)作為閘門信號(hào)，而將被測(cè)信號(hào)作為填充脈沖，在固定的閘門時(shí)間內(nèi)對(duì)其計(jì)數(shù)。設(shè)閘門寬度為 T，計(jì)數(shù)值為 N，則這種測(cè)量方法的頻率測(cè)量值為:= (41)fxN測(cè)量誤差主要決定于閘門時(shí)間 T 和計(jì)數(shù)器計(jì)數(shù)的數(shù)的準(zhǔn)確度，因此，總的誤差可以采用分項(xiàng)誤差絕對(duì)值線性相加來表示，即 (42)??????????fcxf1其中 Tfx1?是最大量化誤差的相對(duì)值， TfxN1??， 的產(chǎn)生是由于在測(cè)頻時(shí)，閘門的開啟時(shí)刻與計(jì)數(shù)脈沖之間的時(shí)間關(guān)系不相關(guān)造成的，即在相同的主門開啟時(shí)間內(nèi)，計(jì)數(shù)器所得的數(shù)不一定相同，當(dāng)主門開啟時(shí)間 T 接近甚至等于被測(cè)信號(hào)周期 Tx 的整數(shù)倍時(shí)，量化的誤差最大，最大量化誤差為1???N個(gè)數(shù)。 fc?為標(biāo)準(zhǔn)頻率的準(zhǔn)確度，在數(shù)值上等于石英晶體振蕩器所提供的標(biāo)準(zhǔn)頻率的準(zhǔn)確度，也是閘門時(shí)間的相對(duì)誤差閘門時(shí)間 T?的準(zhǔn)確度，即： (43)fcT???式中負(fù)號(hào)表示有 所引起的閘門時(shí)間的誤差為 。fc?T通常情況下，對(duì)標(biāo)準(zhǔn)頻率的準(zhǔn)確度 的要求是根據(jù)所要求的測(cè)頻準(zhǔn)確度而提出fc?青島大學(xué)本科生畢業(yè)論文（設(shè)計(jì)）15來的。因此，為了使標(biāo)準(zhǔn)頻率誤差不對(duì)測(cè)量結(jié)果產(chǎn)生影響，標(biāo)準(zhǔn)頻率的準(zhǔn)確度應(yīng)高于被測(cè)信號(hào)準(zhǔn)確度至少一個(gè)數(shù)量級(jí)。因此，在較高的信號(hào)頻率測(cè)量時(shí)，若 一定，則閘門時(shí)fx間 T 越長(zhǎng)，測(cè)量的準(zhǔn)確度越高，當(dāng) T 選定后， 越高，177。1 個(gè)數(shù)字誤差對(duì)測(cè)量結(jié)果減小，fx測(cè)量準(zhǔn)確度越高。輸入 Fx脈沖整形 與 門計(jì) 數(shù) 器鎖 存 器譯碼電路 顯示電路控制電路鎖存脈沖信號(hào)清零脈沖信號(hào)閘門控制信號(hào)圖 直接測(cè)頻法測(cè)頻原理圖(2) 被測(cè)信號(hào)頻率較低時(shí)此時(shí)，通常選用被測(cè)信號(hào)作為閘門信號(hào)，而將頻率較高的標(biāo)準(zhǔn)頻率信號(hào)作為填充脈沖，進(jìn)行計(jì)數(shù)。設(shè)計(jì)數(shù)值為 N，標(biāo)準(zhǔn)頻率信號(hào)的頻率為 ，周期為 。則這種測(cè)量方法0f0T的頻率測(cè)量值為: (44)01Tfx?誤差主要為對(duì)標(biāo)準(zhǔn)頻率信號(hào)計(jì)數(shù)產(chǎn)生的177。1 個(gè)字誤差，在忽略閘門信號(hào)自身誤差的情況下，測(cè)量精度為: (45)0fxf???直接測(cè)頻方法的優(yōu)點(diǎn)是:測(cè)量比較方便、讀數(shù)直接，在比較寬的頻率范圍內(nèi)能夠獲得較高的測(cè)量精度。這種測(cè)頻方法的主要缺點(diǎn)是:測(cè)量誤差主要來自于被測(cè)信號(hào)和標(biāo)準(zhǔn)頻率信號(hào)，由于標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)器總存在 個(gè)計(jì)數(shù)誤差，難以同時(shí)兼顧低頻和高頻以實(shí)1?現(xiàn)等精度測(cè)量，所以測(cè)量的精度較低。但是，通過提高測(cè)量頻率可以提高測(cè)量的精度，如果測(cè)