【文章內(nèi)容簡介】 就等于輸入一個地址進行查表，找出地址對應的內(nèi)容，然后輸出即可。下面是一個 4 輸入與門的例子。圖 輸入與門 FPGA 的器件結(jié)構(gòu)與工作原理FPGA(Field Programmable Gate Array)即現(xiàn)場可編程邏輯陣列，是大規(guī)模可編程集成電路的主流器件。FPGA 一般由三種可編程電路和一個用于存放編程數(shù)據(jù)的 SRAM(靜態(tài)隨機存儲器)組成，這三種可編程電路是：可編程邏輯陣列 LAB(Logic Array Block)，輸入輸出模塊 IOB (I/O Block)和互連資源 IR(Interconnect Resource)。FPGA 可編程邏輯形成的方法是基于查找表 LUT (Look Up Table)結(jié)構(gòu)的，LUT 是可編程的最小邏輯構(gòu)成單元 [4]。下面將以 Altera 公司的 ACEX 系列芯片為例對 FPGA 器件的結(jié)構(gòu)原理作個簡要的闡述。ACEK 系列芯片除了具備上述三種常規(guī)的可編程電路，還有其特有的結(jié)構(gòu)即嵌入式陣列塊 EAB(Embedded Array Block)。FPGA 的內(nèi)部結(jié)構(gòu)示意圖如圖 示。FPGA 的內(nèi)部連線是分布在 CLB 周圍，而且編程的種類和編程點很多，使得布線相當靈活，因此在系統(tǒng)速度方面低于 CPLD 的速度。芯片邏輯利用率：由于 FPGA 的 CLB 規(guī)模小，可分為兩個獨立的電路，又有豐富的連線，所以系統(tǒng)綜合時可進行充分的優(yōu)化，以達到邏輯最高的利用。芯片功耗：高密度可編程邏輯器件 HDPLD 的功耗一般在 ～ 之間，而青島大學本科生畢業(yè)論文（設(shè)計）10FPGA 芯片功耗 ～5mW，靜態(tài)時幾乎沒有功耗，所以稱 FPGA 為零功耗器件。圖 FPGA 結(jié)構(gòu)示意圖 LAB可編程邏輯陣列是由一系列相鄰的邏輯單元 LE (Logic Element)構(gòu)成的，每個 LAB 包括八個邏輯單元 LE、相連的進位鏈和級聯(lián)鏈，LAB 控制信號和 LAB 局部互連。LAB 的構(gòu)成、ACEK 系列芯片的“粗粒度(coarsegrained ) 結(jié)構(gòu)，有利于 EDA 軟件進行布局布線，優(yōu)化器件的利用進而提高整個數(shù)字系統(tǒng)的性。其中的邏輯單元 LE 是一種基于查找表的函數(shù)發(fā)生器。它能夠?qū)崿F(xiàn) 4 輸入 1 輸出的任意邏輯函數(shù)。每個 LE 包含一個 4 輸入的查找表、一個帶有同步使能的可編程觸發(fā)器、一個進位鏈和一個級聯(lián)鏈。每個 LE 有兩個輸出分別可以驅(qū)動局部互連和快速通道互連。LE有兩個輸出驅(qū)動內(nèi)部互連，一個是驅(qū)動局部互連輸出，另一個驅(qū)動行或列的快速通道 Fast Track 的互連輸出，這兩個輸出可以單獨控制。因此在一個邏輯單元 LE 中的觸發(fā)器和查找表能夠用來完成不相關(guān)的功能，從而提高 LE 的資源利用率。在 ACEK 系列芯片的結(jié)構(gòu)中還提供了兩種專用的高速數(shù)據(jù)通道，用于連接相鄰的LE，但不占用局部互連通路，它們是進位鏈和級聯(lián)鏈。進位鏈用來支持高速計數(shù)器和加法器，它提供了 LE 之間的決速向前進位功能。來自低位的進位信號經(jīng)進位鏈向前直接送到高位，同時饋入查找表和進位鏈的下一段。這種特點使得 ACEK 結(jié)構(gòu)能夠?qū)崿F(xiàn)高速計數(shù)器、加法器和寬位比較器。級聯(lián)鏈可以用來實現(xiàn)多輸入數(shù)的邏輯函數(shù)。相鄰的查找表并行地完成部分邏輯功能，級聯(lián)鏈把中間結(jié)果拼接起來。進位鏈和級聯(lián)鏈的使用有利于青島大學本科生畢業(yè)論文（設(shè)計）11提高器件的工作速度，但是大量使用進位鏈和級聯(lián)鏈會限制布局布線的靈活性，導致資源的浪費。因此在設(shè)計過程應該權(quán)衡考慮，在 FPGA 芯片資源利用和工作速度之間尋求平衡。ACEK 器件的 I/O 引腳是由一些 I/O 單元驅(qū)動的。 IOE (I/O Element)位于快速通道的行和列末端，包含一個雙向的緩沖器和一個寄存器。這個寄存器可以用作需要快速建立時間的外部數(shù)據(jù)輸入寄存器，也可以作為需要快速“時鐘到輸出”性能的數(shù)據(jù)輸出寄存器。IOE 可以配置成輸入、輸出或雙向口。ACEK 器件中的 IOE 具有許多特性，支持 JTAG 編程、三態(tài)緩沖和漏極開路輸出等等。每個 IOE 的時鐘、清零、時鐘使能和輸出使能的控制均由 I/O 控制信號網(wǎng)絡提供，采用高速驅(qū)動以減小通過器件的時間偏差。此外，ACEK 器件還提供了若干專用輸入引腳，這些引腳用來驅(qū)動 IOE 寄存器的控制端，使用了專用的布線通道，以便具有比快速通道更短的延遲和更小的偏差。 IR可編程的互連資源包括各種長度的金屬連線線段和一些可編程的連線開關(guān)，它們將各個邏輯陣列之間、及其與 IO 模塊之間互相連接起來，構(gòu)成各種功能復雜的系統(tǒng)。在 ACEK 中互連結(jié)構(gòu)是通過快速通道(Fast Track)實現(xiàn)的。Fast Track 遍布于整個ACEK 器件，是一系列水平和垂直走向的連續(xù)式布線通道。每一行的 LAB 都有一個專用的“行互連” ， “行互連”可以驅(qū)動。I/O 引腳或饋送到器件中的其 LAB；“列互連”連接各行，也能驅(qū)動 I/O 引腳。這種布線結(jié)構(gòu)能夠有效提高布線效率，使得即使非常復雜的設(shè)計也能夠測定其延時性。 EAB嵌人式陣列塊 EAB 是在輸入輸出口上帶有寄存器的靈活的 RAM 塊，是由一系列嵌人式 RAM 單元組成的。EAB 的邏輯功能是在配置期間，用只讀模式對 EAB 編程產(chǎn)生一個大型查找表來實現(xiàn)的。采用查找表實現(xiàn)組合邏輯比一般算法快，EAB 的快速時間通道使得這一先進性能進一步得到加強。當要實現(xiàn)存儲器功能時，每個 EAB 提供 2048 比特位，每一個 EAB 是一個獨立的結(jié)構(gòu)，它具有共同的輸入、互連和控制信號。每個 EAB含有一個行互連饋入端，EAB 的輸出能夠同時驅(qū)動行互連通道和列互連通道。這一特性增加了 EAB 的可利用布線資源。因此，EAB 可以非常方便地用于實現(xiàn)一些規(guī)模不大的RAM, ROM, FIFO 等功能模塊；同時在實現(xiàn)地址譯碼器、狀態(tài)機、微控制器等復雜邏輯時也具備了一定優(yōu)勢 [5]。 基于 EDA 平臺的 FPGA 開發(fā)流程一個完整、典型的 EDA 設(shè)計流程 [6][7]即是自頂向下設(shè)計方法的具體實施過程，也是EDA 軟件本身的組成結(jié)構(gòu)。在實踐中進一步了解支持這一個設(shè)計流程的諸多設(shè)計工具，有利于排解設(shè)計中的具體問題，提高設(shè)計質(zhì)量。青島大學本科生畢業(yè)論文（設(shè)計）12基于 EDA 軟件平臺的 FPGA 開發(fā)流程，一般有兩種設(shè)計輸入方式：圖形輸入和硬件描述語言文本輸入。下面將重點介紹采用 VHDL 硬件描述語言進行設(shè)計輸入方法，這是筆者在設(shè)計開發(fā)過程中采用的主要方法。VHDL 作為電子工程主流硬件描述語言，是EDA 技術(shù)的重要組成部分。它于 1983 年由美國國防部創(chuàng)建，由 IEEE 協(xié)會進一步發(fā)展并在 1987 年成為 IEEE 國際標準。自 IEEE 協(xié)會公布了 VHDL 標準版本(IEEE Std 1076)之后，各大 EDA 公司相繼推出支持 VHDL 語言的開發(fā)環(huán)境。從此 VHDL 作為硬件描述語言的業(yè)界標準之一，在電子設(shè)計領(lǐng)域得到廣泛應用，并逐步成為事實上的通用硬件描述語言。VHDL 語言具有很強的電路建模能力，具有良好的電路行為描述和系統(tǒng)描述的能力，能從多個層次對數(shù)字系統(tǒng)進行建模和描述；VHDL 語言還具有與硬件電路無關(guān)和設(shè)計平臺無關(guān)的特性，并且在語言易讀性和層次化結(jié)構(gòu)化設(shè)計方面表現(xiàn)了強大的生命力和應用潛力。這些特性使得 VHDL 語言在支持自頂向下的 EDA 設(shè)計流程方面顯得游刃有余。因此，采用 VHDL 進行電子系統(tǒng)設(shè)計可以讓設(shè)計者專心致力于其功能的實現(xiàn)，而不需要對不影響功能的與工藝相關(guān)的問題花費過多的時間和精力，從而大大簡化了設(shè)計任務，提高了設(shè)計效率和可靠性。采用 VHDL 文本設(shè)計輸入與傳統(tǒng)的計算機軟件語言編輯輸入基本上一樣，就是使用VHDL 描述數(shù)字系統(tǒng)的功能，進行文本編輯輸入。事實上，純粹的 VHDL 設(shè)計輸入方法仍然是最基本、最有效和最普遍的設(shè)計輸入方法。在電子設(shè)計領(lǐng)域“綜合”的概念可以表示為：將行為和功能層次表達的電子系統(tǒng)轉(zhuǎn)化為低層次的便于具體實現(xiàn)的模塊組合裝配而成的過程。事實上，設(shè)計過程通常從高層次的行為描述開始，直到最底層的結(jié)構(gòu)描述結(jié)束，每一個步驟都是上一個層次的綜合轉(zhuǎn)換。在 FPGA 設(shè)計開發(fā)過程中，整個綜合過程就是設(shè)計者在 EDA 軟件平臺上編輯輸入VHDL 文本，依據(jù)給定電路結(jié)構(gòu)組件和約束控制條件進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件。因此設(shè)計綜合的過程就是將軟件設(shè)計的 VHDL 描述文本與硬件結(jié)構(gòu)掛鉤，是軟件描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟，是文本描述與硬件實現(xiàn)之間的一座橋梁。適配器也稱為結(jié)構(gòu)綜合器，它的功能是將綜合器產(chǎn)生的網(wǎng)表文件配置于指定的 FPGA目標器件中，使之產(chǎn)生最終的下載文件。適配過程中所選定的 FPGA 目標器件必須屬于綜合器原來指定的目標器件系列，這是因為適配器的適配對象是直接與器件的結(jié)構(gòu)細節(jié)相對應的。邏輯綜合通過后必須利用適配器將綜合后的網(wǎng)表文件針對某一具體目標器件進行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時序仿真，同時產(chǎn)生可用于編程下載文件。青島大學本科生畢業(yè)論文（設(shè)計）13在編程下載前必須利用 EDA 工具對配置生成的結(jié)果進行模擬分析，這就是所謂的仿真。仿真的過程就是讓計算機根據(jù)一定的算法和一定的仿真庫對 EDA 設(shè)計進行模擬，以驗證設(shè)計，排除錯誤。仿真包括功能仿真和時序仿真。功能仿真：不經(jīng)過綜合和適配階段，在設(shè)計項目編譯后直接進入門級仿真器進行模擬測試。主要用于測試設(shè)計項目的邏輯功能，用以了解其實現(xiàn)的功能是否滿足設(shè)計要求，在功能仿真的過程不涉及任何具體器件的硬件特性。時序仿真：當設(shè)計項目通過功能仿真初步確定滿足設(shè)計要求后，需要綁定具體器件進行時序仿真。時序仿真就是接近真實器件運行特性的仿真，仿真文件包含了器件硬件特性參數(shù)，因而仿真精度高。但時序仿真的仿真文件必須來自針對具體器件的綜合器和適配器。綜合所得的 EDIF 網(wǎng)表文件通常作為 FPGA 適配器的輸入文件，產(chǎn)生的仿真網(wǎng)表文件包含了器件精確的延時信息。把適配后生成的下載或配置文件，通過編程器或編程電纜向 FPGA 進行下載，以便進行硬件調(diào)試和驗證，從而實現(xiàn)滿足設(shè)計要求的電子系統(tǒng) [8]。青島大學本科生畢業(yè)論文（設(shè)計）14第四章 多功能計數(shù)器的理論基礎(chǔ)和總體設(shè)計方案 常用頻率測量方法及其誤差分析 直接測頻法直接測頻法是最簡單的、也是最基本的測量頻率的方法。其原理就是在給定的閘門信號中填入脈沖，并通過一定的計數(shù)線路，得到所填充的脈沖的個數(shù)，從而算出待測信號的頻率或者周期。其測量原理如圖 所示:在測量的過程中，按照信號頻率高低的不同，其測量方法分為兩種:(1) 被測信號頻率較高時此時，通常選用頻率較低的一個標準頻率信號作為閘門信號，而將被測信號作為填充脈沖，在固定的閘門時間內(nèi)對其計數(shù)。設(shè)閘門寬度為 T，計數(shù)值為 N，則這種測量方法的頻率測量值為:= (41)fxN測量誤差主要決定于閘門時間 T 和計數(shù)器計數(shù)的數(shù)的準確度，因此，總的誤差可以采用分項誤差絕對值線性相加來表示，即 (42)??????????fcxf1其中 Tfx1?是最大量化誤差的相對值， TfxN1??， 的產(chǎn)生是由于在測頻時，閘門的開啟時刻與計數(shù)脈沖之間的時間關(guān)系不相關(guān)造成的，即在相同的主門開啟時間內(nèi)，計數(shù)器所得的數(shù)不一定相同，當主門開啟時間 T 接近甚至等于被測信號周期 Tx 的整數(shù)倍時，量化的誤差最大，最大量化誤差為1???N個數(shù)。 fc?為標準頻率的準確度，在數(shù)值上等于石英晶體振蕩器所提供的標準頻率的準確度，也是閘門時間的相對誤差閘門時間 T?的準確度，即： (43)fcT???式中負號表示有 所引起的閘門時間的誤差為 。fc?T通常情況下，對標準頻率的準確度 的要求是根據(jù)所要求的測頻準確度而提出fc?青島大學本科生畢業(yè)論文（設(shè)計）15來的。因此，為了使標準頻率誤差不對測量結(jié)果產(chǎn)生影響，標準頻率的準確度應高于被測信號準確度至少一個數(shù)量級。因此，在較高的信號頻率測量時，若 一定，則閘門時fx間 T 越長，測量的準確度越高，當 T 選定后， 越高，177。1 個數(shù)字誤差對測量結(jié)果減小，fx測量準確度越高。輸入 Fx脈沖整形 與 門計 數(shù) 器鎖 存 器譯碼電路 顯示電路控制電路鎖存脈沖信號清零脈沖信號閘門控制信號圖 直接測頻法測頻原理圖(2) 被測信號頻率較低時此時，通常選用被測信號作為閘門信號，而將頻率較高的標準頻率信號作為填充脈沖，進行計數(shù)。設(shè)計數(shù)值為 N，標準頻率信號的頻率為 ，周期為 。則這種測量方法0f0T的頻率測量值為: (44)01Tfx?誤差主要為對標準頻率信號計數(shù)產(chǎn)生的177。1 個字誤差，在忽略閘門信號自身誤差的情況下，測量精度為: (45)0fxf???直接測頻方法的優(yōu)點是:測量比較方便、讀數(shù)直接，在比較寬的頻率范圍內(nèi)能夠獲得較高的測量精度。這種測頻方法的主要缺點是:測量誤差主要來自于被測信號和標準頻率信號，由于標準頻率信號的計數(shù)器總存在 個計數(shù)誤差，難以同時兼顧低頻和高頻以實1?現(xiàn)等精度測量，所以測量的精度較低。但是，通過提高測量頻率可以提高測量的精度，如果測