【文章內(nèi)容簡(jiǎn)介】 A接口實(shí)現(xiàn)圖4 鍵盤接口電路結(jié)構(gòu)圖由行列式鍵盤的原理可以知道，要正確地完成按鍵輸入工作必須有按鍵掃描電路產(chǎn)生keydrv3~keydrv0信號(hào)。同時(shí)還必須有按鍵譯碼電路從keydrv3~keydrv0信號(hào)和keyin3~keyin0信號(hào)中譯碼出按鍵的鍵值。此外，一般還需要一個(gè)按鍵發(fā)生標(biāo)志信號(hào)用于和其他模塊接口，通知其它模塊鍵盤上有按鍵動(dòng)作發(fā)生，并可以從鍵盤模塊中讀取按鍵鍵值。由于各個(gè)模塊需要的時(shí)鐘頻率是不一樣的，因此時(shí)鐘產(chǎn)生模塊就是用于產(chǎn)生各個(gè)模塊需要的時(shí)鐘信號(hào)。因此得到鍵盤接口電路的結(jié)構(gòu)如圖4所示。行列式鍵盤電路的FPGA實(shí)現(xiàn)主要解決三個(gè)問題，一是如何檢測(cè)是否有按鍵按下并防止采集到干擾信號(hào)；二是在按鍵閉合時(shí)如何防止抖動(dòng)；三是如何判斷為哪一個(gè)按鍵位動(dòng)作，并對(duì)其進(jìn)行譯碼。因此，要解決這些問題，把行列式鍵盤接口電路分為鍵盤掃描電路、鍵盤譯碼電路和按鍵標(biāo)志產(chǎn)生電路、[13]。圖5 行列式鍵盤接口程序流程圖鍵盤掃描電路是用于產(chǎn)生keydrv3~keydrv0信號(hào)，其變化的順序依次為1110→1101→1011→0111→……周而復(fù)始地掃描。其停留在每個(gè)狀態(tài)的時(shí)間大約為10ms。更短的停留時(shí)間是沒有必要的，因?yàn)槿税存I的時(shí)間大約為10ms,不可能有更快的按鍵動(dòng)作發(fā)生；另外，更短的停留時(shí)間還容易采集到抖動(dòng)信號(hào)，會(huì)干擾判斷。而太長(zhǎng)的停留時(shí)間則容易丟失某些較快的按鍵動(dòng)作。 圖6 鍵盤掃描電路外部接口 2鍵盤掃描電路的語(yǔ)言描述及仿真鍵盤掃描電路的VHDL語(yǔ)言描述見附錄1。該程序采用一個(gè)狀態(tài)機(jī)來實(shí)現(xiàn)掃描電路。該狀態(tài)機(jī)是一個(gè)onehot狀態(tài)機(jī)，并且輸出值就是狀態(tài)機(jī)的狀態(tài)，沒有通過一個(gè)邏輯電路來做輸出譯碼。這樣做的好處是得到的輸出信號(hào)比較“干凈”，沒有毛刺。其仿真波形如圖7所示。圖7 鍵盤掃描電路仿真圖鍵盤譯碼電路是從keydrv3~keydrv0和keyin3~keyin0信號(hào)中譯碼初按鍵鍵值的電路，它的真值表見表1所示。按鍵標(biāo)志產(chǎn)生電路是產(chǎn)生按鍵標(biāo)志信號(hào)keypressed的電路。由于這兩個(gè)電路關(guān)系緊密，因此放入同一個(gè)模塊中實(shí)現(xiàn)。其外部接口如圖8所示。圖8 鍵盤譯碼電路的外部接口其中clk為全局時(shí)鐘信號(hào)，它是由FPGA芯片的外部晶振給出的。clk在系統(tǒng)中的頻率是最高的，其它時(shí)鐘都由有它分頻產(chǎn)生；clk_scan是用于產(chǎn)生掃描信號(hào)的時(shí)鐘信號(hào)的，周期為10ms。keydrv為鍵盤掃描信號(hào)，keyin為鍵盤輸入信號(hào)，keyvalue為鍵值（代表按鍵所在位置），keypressed表示有一個(gè)按鍵被按下，每發(fā)生一次按鍵動(dòng)作，keypressed就輸出一個(gè)寬度為全局時(shí)鐘周期的正脈沖。該信號(hào)用于與其它模塊握手，負(fù)責(zé)通知其它模塊鍵盤上有按鍵發(fā)生。其它模塊在keypressed有效時(shí)，可以讀取鍵值。functionkey信號(hào)是表明按鍵是否為功能鍵（鍵A、B、C、D、E和F為功能鍵）的。functionkey信號(hào)的作用（在很多電路中）是需要區(qū)分按鍵是數(shù)字鍵還是功能鍵。當(dāng)按鍵是功能鍵時(shí)，functionkey為高電平，否則為低電平。鍵盤譯碼電路和按鍵標(biāo)志產(chǎn)生電路的VHDL語(yǔ)言描述見附錄2。該程序中有三個(gè)進(jìn)程，第一個(gè)進(jìn)程負(fù)責(zé)譯碼，值得注意的是WHEN OTHER語(yǔ)句中有沒有對(duì)temp_pressed和keyvalue信號(hào)賦值，這相當(dāng)于不改變temp_pressed和keyvalue信號(hào)的值，即實(shí)現(xiàn)了鎖存輸出。在不需要鎖存輸出時(shí)，在WHEN OTHER語(yǔ)句中，一定要對(duì)所有case語(yǔ)句中出現(xiàn)的信號(hào)逐一賦值，以免產(chǎn)生意想不到的結(jié)果。第二個(gè)進(jìn)程是負(fù)責(zé)按鍵標(biāo)志產(chǎn)生電路模塊，其敏感信號(hào)clk_scan是用于產(chǎn)生掃描信號(hào)的時(shí)鐘，周期為10ms。按鍵信號(hào)temp_pressed首先通過clk_scan信號(hào)的上升沿采樣。通過采樣后，抖動(dòng)噪聲被消除。采樣后的信號(hào)被分別延遲1~4個(gè)clk_scan周期得到4個(gè)信號(hào)進(jìn)行或運(yùn)算得到一個(gè)寬約80ms并且與全局時(shí)鐘一步的按鍵信號(hào)keypressed_asy。這樣，一個(gè)長(zhǎng)時(shí)間的按鍵過程有可能被認(rèn)為是多次按鍵，通過這種方法使得一個(gè)長(zhǎng)時(shí)間的按鍵仍然被認(rèn)為是一次按鍵。第三個(gè)進(jìn)程負(fù)責(zé)把按鍵同步信號(hào)同步化為與全局時(shí)鐘同步的并且脈寬為一個(gè)周期的脈沖[14]。該電路的仿真結(jié)果如圖9所示。圖9 鍵盤譯碼電路仿真波形通過仿真波形圖可以看出，按鍵動(dòng)作的抖動(dòng)不會(huì)影響輸出的結(jié)果；無論一個(gè)按鍵動(dòng)作持續(xù)多久的時(shí)間，仍然會(huì)被認(rèn)為是一次按鍵。時(shí)鐘產(chǎn)生模塊是用于產(chǎn)生掃描時(shí)鐘的，它的輸出提供給鍵盤掃描模塊和按鍵標(biāo)志產(chǎn)生模塊，其外部接口如圖10所示。它的輸入是全局時(shí)鐘，在這里假設(shè)全局時(shí)鐘頻率為12MHz。它的輸出是周期為100ms的掃描時(shí)鐘。 圖10 時(shí)鐘產(chǎn)生模塊外部接口時(shí)鐘產(chǎn)生模塊的VHDL語(yǔ)言描述見附錄3。該程序主要包含有一個(gè)計(jì)數(shù)器模塊和一個(gè)譯碼輸出模塊，該程序是通過計(jì)數(shù)器模塊實(shí)現(xiàn)分頻的。要從12MHz的全局時(shí)鐘得到100Hz的時(shí)鐘，必須進(jìn)行120000倍的分頻。這么大的分頻需要仿真時(shí)間太久。仿真時(shí)一般采用小的分頻來替代，（在本程序中采用200分頻來仿真）以方便快速觀察到結(jié)構(gòu)。等到真正下載到電路上時(shí)，就需要采用1200000分頻了。另一點(diǎn)值得注意的是譯碼器的輸出采用了寄存器鎖存輸出，這是為了消除毛刺。多輸入的組合邏輯電路中，某些輸入信號(hào)在理想情況下應(yīng)該同時(shí)發(fā)生變化，但由于延遲路徑不同造成這些輸入信號(hào)發(fā)生變化的時(shí)間有微小差別（門延遲時(shí)間量級(jí)），這時(shí)得到的輸出信號(hào)就會(huì)有毛刺，這些毛刺有可能會(huì)給下一級(jí)電路帶來問題，使得整個(gè)系統(tǒng)運(yùn)行不穩(wěn)定。因此，為保證系統(tǒng)的穩(wěn)健性，一般情況下，都應(yīng)該給輸出信號(hào)消去毛刺，是之變得干凈。在本程序中，譯碼器的輸入是計(jì)數(shù)器的輸出，計(jì)數(shù)器各級(jí)輸出延遲是不一樣的，因此譯碼器輸出clk_scan信號(hào)波形就會(huì)有毛刺。解決毛刺的方法有兩種：1）設(shè)法使得組合邏輯電路的輸入每一時(shí)刻只有一個(gè)發(fā)生變化。在本例中就是把計(jì)數(shù)器從二進(jìn)制碼改為格雷碼（Gray Code）計(jì)數(shù)器。格雷碼計(jì)數(shù)器的特點(diǎn)是相鄰的計(jì)數(shù)值只有一位不同，即每次計(jì)數(shù)值改變時(shí)，只有一位信號(hào)會(huì)發(fā)生變化。這一特點(diǎn)就可以保證沒有毛刺產(chǎn)生[15]。2）把有毛刺的信號(hào)通過時(shí)鐘采樣，即通過一個(gè)D觸發(fā)器。本例中就是使用這種方法。這種方法的缺點(diǎn)是信號(hào)通過一個(gè)D觸發(fā)器后，就延遲了一個(gè)時(shí)鐘周期。在本例中這種延遲是允許的，然而在有些電路中延遲是不允許的。該電路的仿真結(jié)果如圖11所示。圖11 時(shí)鐘產(chǎn)生模塊仿真波形圖鍵盤接口電路的頂層電路比較簡(jiǎn)單，基本上只是把鍵盤掃描模塊、鍵盤譯碼且按鍵標(biāo)志產(chǎn)生模塊和時(shí)鐘產(chǎn)生模塊連接起來，其結(jié)構(gòu)如圖12所示。圖12 鍵盤接口電路圖鍵盤接口電路的VHDL語(yǔ)言描述見附錄4。仿真波形如下圖13所示：圖13 鍵盤接口電路仿真波形4 結(jié)束語(yǔ)經(jīng)過幾個(gè)月的努力，我終于完成了對(duì)本論文的編寫。其中包括研究課題的提出、國(guó)內(nèi)外發(fā)展動(dòng)態(tài)的調(diào)研、資料的收集、方案的論證、軟硬件的設(shè)計(jì)與調(diào)試和最后的測(cè)試。本文論述了基于FPGA的鍵盤接口設(shè)計(jì)，先介紹VHDL和FPGA的相關(guān)知識(shí)，然后以行列式鍵盤為例，介紹了行列式鍵盤的基本原理及其電路模塊的劃分，并詳細(xì)敘述了鍵盤掃描電路、鍵盤譯碼電路、按鍵標(biāo)志產(chǎn)生電路、時(shí)鐘模塊以及鍵盤頂層電路等四個(gè)模塊的原理及實(shí)現(xiàn)過程。在設(shè)計(jì)中，利用VHDL硬件描述語(yǔ)言在FPGA芯片上實(shí)現(xiàn)鍵盤接口設(shè)計(jì)并利用仿真FPGA軟件進(jìn)行仿真，主要解決了三個(gè)問題：一是如何檢測(cè)是否有按鍵按下并防止采集到干擾信號(hào)；二是在按鍵閉合時(shí)如何防止抖動(dòng)；三是如何判斷為哪一個(gè)按鍵位動(dòng)作，并對(duì)其進(jìn)行譯碼。由于本人的理論水平和實(shí)踐經(jīng)驗(yàn)有限，錯(cuò)誤在所難免，敬請(qǐng)給予批評(píng)和指正。5 參考文獻(xiàn)：[1]楊勇 劉佩軍主編．微型計(jì)算機(jī)接口技術(shù)（第3版）［M］．電子工業(yè)出版社，2005，135142．[2]張海勁 劉強(qiáng) 蔡桂玲．用VHDL語(yǔ)言開發(fā)可編程邏輯器件［J］．光電技術(shù)應(yīng)用，2003，03：1618．[3]田源．基于VHDL語(yǔ)言實(shí)現(xiàn)FPGA設(shè)計(jì)［J］．火控雷達(dá)技術(shù)2004，01：5860．[4]曾繁泰 陳美金主編．VHDL程序設(shè)計(jì)［M］．清華大學(xué)出版社，2000，216．[5]張曉軍 解大 陳陳．VHDL語(yǔ)言在電子設(shè)計(jì)自動(dòng)化中的應(yīng)用［J］．電力自動(dòng)化設(shè)備2002，05：3233．[6]韓進(jìn)．基于FPGA的計(jì)算機(jī)可編程外圍接口芯片的設(shè)計(jì)與實(shí)現(xiàn)［D］．山東科技大學(xué)，2003：58．[7]周彩寶 劉應(yīng)學(xué)．VHDL語(yǔ)言及其應(yīng)用［J］．計(jì)算機(jī)工程1998，10：6465．[8]吳建國(guó) 張建勛．VHDL綜合系統(tǒng)若干問題處理方法［J］．安徽大學(xué)學(xué)報(bào)，2002，02：1823．[9]劉淑榮 蔣彬．基于VHDL語(yǔ)言的數(shù)字電路設(shè)計(jì)［J］．長(zhǎng)春工程學(xué)院學(xué)報(bào)，2002，04：6061．[10]王開軍 姜宇柏主編．面向CPLD/FPGA的VHDL設(shè)計(jì)［M］．機(jī)械工業(yè)出版社，2007，143148．[11]羅朝霞 高書莉主編．CPLD/FPGA設(shè)計(jì)及應(yīng)用［M］．人民郵電出版社，2007，1046．[12]羅旻 沈緒榜 高德遠(yuǎn)．FPGA的VHDL設(shè)計(jì)策略［J］．小型微型計(jì)算機(jī)系統(tǒng)2003，07：11941196．[13]呂文浩 李玉惠 李勃．基于FPGA的行列式鍵盤接口電路設(shè)計(jì)［J］．儀器儀表用戶2007，05：6465．[14]求是科技．CPLD/FPGA應(yīng)用開發(fā)技術(shù)與工程實(shí)踐［M］．人民郵電出版社，2005，368370．[15]蔣毅．可編程邏輯器件的應(yīng)用參考［J］．世界電子元器件2005，09：3032．6 致謝在做畢業(yè)論文的幾個(gè)月中，我的指導(dǎo)老師和同學(xué)不但對(duì)我的論文提出了寶貴的意見，而且在各方面都給我很大的支持，使我的論文順利完成初稿并進(jìn)入復(fù)稿階段。首先在這里我要感謝我的指導(dǎo)老師劉強(qiáng)，他不但給我論文思路上的提示，而