【正文】 ydrv0信號，其變化的順序依次為1110→1101→1011→0111→……周而復(fù)始地掃描。該信號用于與其它模塊握手，負(fù)責(zé)通知其它模塊鍵盤上有按鍵發(fā)生。時鐘產(chǎn)生模塊是用于產(chǎn)生掃描時鐘的，它的輸出提供給鍵盤掃描模塊和按鍵標(biāo)志產(chǎn)生模塊，其外部接口如圖10所示。這一特點就可以保證沒有毛刺產(chǎn)生[15]。同時我要感謝我的同學(xué)，他們給我莫大的支持，在我做論文期間，和我一起討論，給我的論文提了寶貴的意見。139。ENTITY keydecoder_deb ISPORT( keyin:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。139。 functionkey=39。039。 WHEN10111011 =keyvalue=CONV_STD_LOGIC_VECTOR(10,4)。 temp_pressed=39。 END CASE。 q6=q5。high)THEN t=0。END rtl。 COMPONENT keydecoder_deb 鍵盤譯碼和按鍵標(biāo)志產(chǎn)生模塊 PORT( keyin:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。END rtl。 輸出掃描信號 END COMPONENT。039。BEGIN 計數(shù)模塊 PROCESS(clk) BEGIN IF(clk39。同步化keypressed_asyPROCESS(clk)BEGIN IF(clk39。 functionkey=39。139。 temp_pressed=39。 WHEN11011011 =keyvalue=CONV_STD_LOGIC_VECTOR(7,4)。039。BEGIN temp=keydrvamp。END behavier。SIGNAL present_state: STD_LOGIC_VECTOR(3 DOWNTO 0)。由于本人的理論水平和實踐經(jīng)驗有限，錯誤在所難免，敬請給予批評和指正。在本程序中，譯碼器的輸入是計數(shù)器的輸出，計數(shù)器各級輸出延遲是不一樣的，因此譯碼器輸出clk_scan信號波形就會有毛刺。這樣，一個長時間的按鍵過程有可能被認(rèn)為是多次按鍵，通過這種方法使得一個長時間的按鍵仍然被認(rèn)為是一次按鍵。其外部接口如圖8所示。由于各個模塊需要的時鐘頻率是不一樣的，因此時鐘產(chǎn)生模塊就是用于產(chǎn)生各個模塊需要的時鐘信號。由FPGA的設(shè)計流程可知，采用VHDL語言進(jìn)行FPGA設(shè)計或利用FPGA進(jìn)行ASIC前端設(shè)計的功能驗證，主要工作是系統(tǒng)模塊的劃分、對各個模塊RTL（Registers Transfer Language）級可綜合VHDL語言的描述、功能及時序的仿真，至此僅完成了系統(tǒng)軟件上的仿真。但是互連復(fù)雜。在實際應(yīng)用中，為了兼顧整個設(shè)計的功能、資源、性能幾方面的因素，通常混合使用這三種描述方式。這種設(shè)計方式突破了傳統(tǒng)門級設(shè)計中的瓶頸，極大地減少了電路設(shè)計的時間和錯誤發(fā)生率，降低了開發(fā)成本，縮短了設(shè)計周期。首先利用VHDL硬件描述語言在FPGA芯片上實現(xiàn)鍵盤接口并利用仿真FPGA軟件進(jìn)行仿真；之后便可利用FPGA實驗箱搭建相應(yīng)的硬件電路，在硬件上實現(xiàn)鍵盤接口的一些基本功能。湖南科技大學(xué)學(xué)士學(xué)位畢業(yè)論文基于FPGA的鍵盤接口設(shè)計專業(yè)：電子信息科學(xué)與技術(shù)系 作者：李先仙 指導(dǎo)老師：劉強摘要：現(xiàn)場可編程邏輯門陣列FPGA （Field Programmalbe Gate Array）具有掩膜可編程門陣列的通用結(jié)構(gòu)，由邏輯功能塊排成陣列組成，并由可編程的互聯(lián)資源連接這些邏輯功能塊以及相應(yīng)的輸入/輸出單元來實現(xiàn)不同的設(shè)計。在Altera、Atmel等公司都推出了內(nèi)嵌微處理器的FPGA，但由于價格、開發(fā)手段和方法等因素的影響，在未來一段較長的時間里，還是會更多的采用單片機與FPGA配合的方式設(shè)計系統(tǒng)，以發(fā)揮單片機的靈活性和FPGA的高速性[3]。5) VHDL對設(shè)計的描述具有相對的獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必關(guān)心最終設(shè)計的目標(biāo)器件是什么而進(jìn)行獨立的設(shè)計。結(jié)構(gòu)體的語法格式如下： ARCHITECTURE 結(jié)構(gòu)名 OF 實體名 IS ｛說明語句｝ BEGIN 功能描述語句； END 結(jié)構(gòu)體名[9]； FPGA概述FPGA（Field Programmable Gates Array）是現(xiàn)場可編程門陣列，F(xiàn)PGA既具有門陣列器件的高度集成度和通用性，又有可編程器件用戶可編程的靈活性。由于互連采用開關(guān)矩陣，因而使得延時估計往往不十分準(zhǔn)確。由于仿真激勵文件的不完善，所以時序仿真的通過并不代表加載到FPGA片中的成功，只有真正通過了FPGA的硬件調(diào)試，才是系統(tǒng)設(shè)計的真正成功[6]。因此得到鍵盤接口電路的結(jié)構(gòu)如圖4所示。圖8 鍵盤譯碼電路的外部接口其中clk為全局時鐘信號，它是由FPGA芯片的外部晶振給出的。第三個進(jìn)程負(fù)責(zé)把按鍵同步信號同步化為與全局時鐘同步的并且脈寬為一個周期的脈沖[14]。解決毛刺的方法有兩種：1）設(shè)法使得組合邏輯電路的輸入每一時刻只有一個發(fā)生變化。5 參考文獻(xiàn)：[1]楊勇 劉佩軍主編．微型計算機接口技術(shù)（第3版）［M］．電子工業(yè)出版社，2005，135142．[2]張海勁 劉強 蔡桂玲．用VHDL語言開發(fā)可編程邏輯器件［J］．光電技術(shù)應(yīng)用，2003，03：1618．[3]田源．基于VHDL語言實現(xiàn)FPGA設(shè)計［J］．火控雷達(dá)技術(shù)2004，01：5860．[4]曾繁泰 陳美金主編．VHDL程序設(shè)計［M］．清華大學(xué)出版社，2000，216．[5]張曉軍 解大 陳陳．VHDL語言在電子設(shè)計自動化中的應(yīng)用［J］．電力自動化設(shè)備2002，05：3233．[6]韓進(jìn)．基于FPGA的計算機可編程外圍接口芯片的設(shè)計與實現(xiàn)［D］．山東科技大學(xué)，2003：58．[7]周彩寶 劉應(yīng)學(xué)．VHDL語言及其應(yīng)用［J］．計算機工程1998，10：6465．[8]吳建國 張建勛．VHDL綜合系統(tǒng)若干問題處理方法［J］．安徽大學(xué)學(xué)報，2002，02：1823．[9]劉淑榮 蔣彬．基于VHDL語言的數(shù)字電路設(shè)計［J］．長春工程學(xué)院學(xué)報，2002，04：6061．[10]王開軍 姜宇柏主編．面向CPLD/FPGA的VHDL設(shè)計［M］．機械工業(yè)出版社，2007，143148．[11]羅朝霞 高書莉主編．CPLD/FPGA設(shè)計及應(yīng)用［M］．人民郵電出版社，2007，1046．[12]羅旻 沈緒榜 高德遠(yuǎn)．FPGA的VHDL設(shè)計策略［J］．小型微型計算機系統(tǒng)2003，07：11941196．[13]呂文浩 李玉惠 李勃．基于FPGA的行列式鍵盤接口電路設(shè)計［J］．儀器儀表用戶2007，05：6465．[14]求是科技．CPLD/FPGA應(yīng)用開發(fā)技術(shù)與工程實踐［M］．人民郵電出版社，2005，368370．[15]蔣毅．可編程邏輯器件的應(yīng)用參考［J］．世界電子元器件2005，09：3032．6 致謝在做畢業(yè)論文的幾個月中，我的指導(dǎo)老師和同學(xué)不但對我的論文提出了寶貴的意見，而且在各方面都給我很大的支持，使我的論文順利完成初稿并進(jìn)入復(fù)稿階段。 狀態(tài)機現(xiàn)態(tài)SIGNAL next_state: STD_LOGIC_VECTOR(3 DOWNTO 0)。附錄2鍵盤譯碼電路和按鍵標(biāo)志產(chǎn)生電路的VHDL描述語言LIBRARY IEEE。keyin。 WHEN11100111 =keyvalue=CONV_STD_LOGIC_VECTOR(4,4)。 temp_pressed=39。139。 functionkey=39。139。event and clk=39。event and clk=39。 END IF。 COMPONENT clk_gen 時鐘產(chǎn)生模塊 PORT( clk:IN STD_LOGIC。22。 掃描時鐘 END COMPONENT。 END PROCESS。)THEN IF(t=t39。)THEN q5= keypressed_asy。039。 WHEN01111101 =keyvalue=CONV_STD_LOGIC_VECTOR(13,4)。039。 functionkey=39。139。