中南大學(xué)大規(guī)模集成電路試卷及答案合集(編輯修改稿)
2025-07-16 00:15 本頁面
【文章內(nèi)容簡介】 tn)begin if (!rstn) dout = 239。b00。 else if (din[3] == 139。b1) dout = 239。h3。 else if (din[2] == 139。b1) dout = 239。h2。 else if (din[1] == 139。b1) dout = 239。h1。 else if (din[0] == 139。b1) dout = 239。h0。endendmodule20112012學(xué)年第一學(xué)期《大規(guī)模集成電路》期末考試答案一． 填空題（每個空格1分，共40分）1. 半導(dǎo)體工藝，晶體管，半導(dǎo)體晶片，封裝。2. ASIC：Application Specific Integrated CircuitsASSP：Application Specific Standard ProductsLSI：Large Scale Integrated Circuits 3. L，tox，W4. 系統(tǒng)，邏輯，版圖（或軟件），制約，黑盒子。6. 量產(chǎn)規(guī)模，彈性設(shè)計要求，開發(fā)周期。7. 建模，探索，細(xì)化。8. 算法級，RTL級，開發(fā)周期9. RTL描述，門電路，面積，延遲，映射10. DFF，Latch，三狀態(tài)門，組合電路11. 掃描測試法，內(nèi)建自測試法12. 布圖規(guī)劃，布局（設(shè)計），布線（設(shè)計）13. 布線寄生參數(shù)二. 選擇題（每題2分，共40分）1. A,B,D ,D ,C,D ,B,C,D,B,C,E ,B,D ,C,D 10. A,C11. A,B,D 12. A,B,C,D 13. A,B,C ,C,D 15. A,B,C,D,B,C,D ,C,D ,B,C,D ,B,C,D ,B,C,D三、問答題（20分）答題要點(diǎn)包括：對大規(guī)模集成電路領(lǐng)域及相關(guān)產(chǎn)業(yè)的認(rèn)識；對這門課程的講授內(nèi)容及講解方式的看法及建議，好的可行性建議可以適當(dāng)加分。學(xué) 院專業(yè)班級學(xué) 號姓 名○○○○………… 評卷密封線 ……………… 密封線內(nèi)不要答題，密封線外不準(zhǔn)填寫考生信息，違者考試成績按0分處理 ……………… 評卷密封線 …………中南大學(xué)考試試卷 時間110分鐘題 號一二三合 計得 分評卷人2013 ~2014 學(xué)年一學(xué)期大規(guī)模集成電路設(shè)計課程試題 32 學(xué)時，開卷，總分100分，占總評成績70 %得 分評卷人一、填空題(本題40分，每個空格1分)3. 所謂集成電路，是指采用半導(dǎo)體工藝，把一個電路中所需的 、 、電阻、電容和電感等元件連同它們之間的電氣連線在一塊或幾塊很小的 或介質(zhì)基片上一同制作出來，形成完整電路，然后 在一個管殼內(nèi)，成為具有特定電路功能的微型結(jié)構(gòu)。4. 集成電路按照應(yīng)用領(lǐng)域可以分為： 、 、 與模擬集成電路。3. 同時減小 、 與 ，可在保持漏源間電流不變的前提下減小器件面積，提高電路集成度。因此，縮短MOSFET尺寸是VLSI發(fā)展的趨勢。4. 大規(guī)模集成電路的設(shè)計流程包括：需求分析、系統(tǒng)設(shè)計、 設(shè)計、 設(shè)計、邏輯設(shè)計、可測性設(shè)計、 設(shè)計等。5. 需求規(guī)格詳細(xì)描述系統(tǒng)顧客或用戶所關(guān)心的內(nèi)容，包括 及必須滿足的 。系統(tǒng)規(guī)格定義系統(tǒng)邊界及系統(tǒng)與環(huán)境相互作用的信息，在這個規(guī)格中，系統(tǒng)以 的方式體現(xiàn)出來。6. 根據(jù)硬件化的目的（高性能化、小型化、低功耗化、降低成本、知識產(chǎn)權(quán)保護(hù)等）、系統(tǒng)規(guī)模/性能、 、 、 等確定實(shí)現(xiàn)方法。7. 體系結(jié)構(gòu)設(shè)計的三要素為： 、 、 。8. 高位綜合是指從 描述自動生成 描述的過程。與人工設(shè)計相比，高位綜合不僅可以盡可能地縮短 ，而且可以生成在面積、性能、功耗等方面表現(xiàn)出色的電路。9. 邏輯綜合就是將 變換為 ，根據(jù) 或 進(jìn)行最優(yōu)化，并進(jìn)行特定工藝單元庫 的過程。10. 邏輯綜合在推斷RTL部品時，將值的變化通過時鐘觸發(fā)的信號推斷為 ，將與時鐘無關(guān)但某個條件下保持值不變的信號推斷為 ，將某個條件下生成‘Z’的信號推斷為 ，將其它的推斷為 。11. 構(gòu)造化法是目前可測性設(shè)計的主要方法，可以細(xì)分為： 法、邊界掃描測試法、 法、靜止電源電流法。12. 布局布線的步驟分為： 、電源布線、 、時鐘布線、 等。13. 為了進(jìn)行時序驗證、功耗驗證、信號完整性驗證及電子遷移性驗證，需要從版圖結(jié)果中提取 。得分評卷人二、選擇題(可多選，每題2分，合計
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