【文章內(nèi)容簡介】 CONFIG被低電平信號拉低后FPGA 將丟失配置邏輯且I/O呈高阻態(tài)，歸高后FPGA將重新進行邏輯配置。電路設(shè)計如圖39所示。 其它設(shè)計FPGA模塊的時鐘設(shè)計、外部連接插針與DSP模塊類似，此處不再介紹。 綜合應(yīng)用模塊電路設(shè)計和聯(lián)調(diào)完成DSP和FPGA最小模塊的設(shè)計之后，還需要一個綜合應(yīng)用模塊來完成二者的連接和外圍功能擴展，將三者聯(lián)系起來就構(gòu)成了整個數(shù)據(jù)采集卡的硬件部分。圖3 10 綜合應(yīng)用模塊的電源設(shè)計如圖310所示，當DSP和FPGA模塊卡插接到綜合應(yīng)用模塊時系統(tǒng)將會有較大的功率需求，所以兩款電源芯片的封裝選擇為TO220，以便安裝散熱片。外部電源的輸入由自鎖開關(guān)通斷，經(jīng)由肖特基整流二極管，防止操作失誤正負反接造成系統(tǒng)不可逆的損傷，以LED指示輸出電源是否正常。、編碼器接口擴展光柵/編碼器位置信號按原理分主要有增量式和絕對式兩種形式。隨著外部位置傳感器的不同其通信方式及協(xié)議也會各有差異，綜合應(yīng)用模塊根據(jù)既定圖3 11 光柵、編碼器通信部分設(shè)計示意圖的兩種傳感器型號設(shè)計了位置信號的采集方案如示意圖311所示。增量式位置信號，該信號為三對六線差分，通過FPGA內(nèi)的增量式光電編碼器位置解碼模塊可以獲得代表位置量的脈沖計數(shù)結(jié)果；絕對式位置信號，針對基于BissC通信協(xié)議的某型號圓光柵，該信號為兩對四線差分，F(xiàn)PGA通過與其進行串行同步通信，可以獲得絕對位置信息。為了節(jié)省板上空間，兩種信號的物理接口為同一個DR9母口，采用同口復(fù)用的方式，通過板上跳線進行通信模式的選擇。DR9接口與既定的基于BissC協(xié)議的光柵接口相吻合，減少了接口轉(zhuǎn)換帶來的麻煩，而且DR(B)9兼容性強、應(yīng)用廣泛，能較好地適應(yīng)現(xiàn)場控制環(huán)境。DR9各個針對應(yīng)兩種位置量獲取接口的引腳連接如表32所示。表3 2兩種位置傳感器件通訊接口引腳對應(yīng)表圓光柵（絕對）編碼器（增量）1NCA+2NCA3SLO+B+4SLOB55V5V6MA+Z+7MAZ85V5V9GNDGND圖3 12 A/B/Z和MA/SLO信號的差分轉(zhuǎn)換電路具體的電路實現(xiàn)如圖312所示。A+/、B+/(SLO+/)、Z+/ (MA+/)信號在線纜上傳輸?shù)倪^程都是差分信號的形式，所以信號在線纜上傳輸前后都要進行雙線差分信號與單線信號的轉(zhuǎn)換。 U7具有雙路異向差分信號轉(zhuǎn)換功能，通過跳線選擇，U7可以實現(xiàn)絕對式模式下單線MA信號到雙線MA+/MA的輸出轉(zhuǎn)換和增量式模式下雙線Z+/輸入信號到單線Z信號的轉(zhuǎn)換。U8具有雙路同向差分信號轉(zhuǎn)換功能，本系統(tǒng)通過U8實現(xiàn)雙線A+/、B+/(SLO+/)到單線信號A、B(SLO)的轉(zhuǎn)換。為了兼容其他的各種通信接口，綜合應(yīng)用模塊設(shè)計了兩路40針I(yè)DE插槽，在FPGA上設(shè)計相應(yīng)的邏輯功能就可以實現(xiàn)多接口的兼容，比如可以擴展外部的AD、DA和存儲器等。具體電路如圖313所示，每個接口包括36個通用I/O引腳和兩個電源引腳。圖3 13 綜合應(yīng)用模塊通用接口設(shè)計28335的片上通信接口種類豐富[2628]，有eCAN、SPI、SCI和I2C等，為了以后開展基于DSP的各種通信實驗，這些接口在綜合應(yīng)用模塊板卡上都得到了擴展設(shè)計，同時利用FPGA的高度可編程能力，也可以在FPGA上編寫通信邏輯實現(xiàn)相應(yīng)的通信功能。SCI端口芯片選擇MAXIM公司的MAX3232D，傳輸速率高達250Kbps，通過DB9的母口與外界通信，電路設(shè)計如圖314。圖3 14 綜合應(yīng)用模塊SCI接口設(shè)計CAN通信芯片為SN65HVD232，它是為遵循ISO11898標準的CAN物理層通信而設(shè)計的專用芯片，可達1Mbps的通信速率，電路設(shè)計如圖315所示。圖3 15 綜合應(yīng)用模塊eCAN接口設(shè)計與SCI和CAN的旨在系統(tǒng)間互聯(lián)不同，SPI和I2C的通信屬于芯片級的數(shù)據(jù)交換，通信無需電平轉(zhuǎn)換，因此也就無需外部的功能芯片，只要引出相應(yīng)功能引腳即可，如圖316所示。圖3 16 綜合應(yīng)用模塊SPI、I2C接口設(shè)計如圖317所示，以上四種接口可以分別通過撥碼開關(guān)switch2選擇與DSP或者FPGA連接。由此選擇SPI/SCI/I2C/CAN的主機，通過撥碼開關(guān)switch1可以選擇以上四種通信接口的類型。即同時只能有一個主機（DSP /FPGA）通過一種接口（SPI/SCI/I2C/CAN）與外部相連。圖3 17 四種接口類型與控制芯片的選擇 DSP和FPGA的物理連接 DSP和FPGA在功能應(yīng)用模塊卡上的連接一共有42位。通過這些連接位，二者可以實現(xiàn)直接的數(shù)據(jù)交互，如圖318所示。圖3 18 功能應(yīng)用模塊DSP和FPGA連接方式 以太網(wǎng)通信模塊的設(shè)計雖然以太網(wǎng)通信模塊不屬于數(shù)據(jù)采集控制卡的部分，但是其應(yīng)用與測控卡緊密相連，所以將其硬件電路的設(shè)計歸入本章。測控卡的工作模式有兩種：一種是單卡執(zhí)行測控工作；另一種是多卡通過以太網(wǎng)通信模塊構(gòu)成網(wǎng)絡(luò)，聯(lián)網(wǎng)運行。本節(jié)主要內(nèi)容是基于以太網(wǎng)協(xié)議專用接口芯片（以下簡稱接口芯片）的以太網(wǎng)通信模塊的設(shè)計。 以太網(wǎng)通信芯片簡介本系統(tǒng)選用的接口芯片典型技術(shù)特性及優(yōu)勢有：高速網(wǎng)絡(luò)數(shù)據(jù)傳輸，可達50Mbps；支持OSI模型中1~4層的硬件實現(xiàn)；內(nèi)嵌10/100 Base TX以太網(wǎng)物理層；軟硬件混合TCP/IP協(xié)議：TCP、UDP、ICMP、IPvAR、PPPPoE；8個獨立傳輸層端口同時、獨立連接；支持并行總線數(shù)據(jù)傳輸；128K的數(shù)據(jù)收發(fā)緩沖區(qū)，且可以動態(tài)進行分配調(diào)整；外部25MHZ，內(nèi)部鎖相環(huán)倍頻至150 MHZ。芯片具體功能示意如圖319所示。圖3 19 以太網(wǎng)協(xié)議專用接口芯片內(nèi)部功能示意圖利用接口芯片開發(fā)以太網(wǎng)通信功能，省卻了對復(fù)雜的TCP/IP協(xié)議棧的細化研究，開發(fā)相對簡便，能夠方便快速地搭建一個多端點的通信網(wǎng)絡(luò)，進行數(shù)據(jù)的聯(lián)網(wǎng)傳輸，同時很好地利用了PC機網(wǎng)卡、網(wǎng)口等既有硬件設(shè)施，可以實現(xiàn)有很高的性價比。 以太網(wǎng)通信模塊的電路設(shè)計以太網(wǎng)通信模塊也是一個分立的物理模塊，要有獨立的卡上電源與系統(tǒng)時鐘電路。接口芯片已經(jīng)完成了以太網(wǎng)通訊的大部分功能，另外本模塊選用了帶有信號傳輸變壓器的RJ45網(wǎng)線插口MAGJACK。具體設(shè)計電路如圖320和321所示。 電源構(gòu)成和時鐘生成，可以直接對其解耦和數(shù)模分離后重新引入芯片供電端，這極大簡化了電源部分的設(shè)計。，那么模塊卡上就無需其他電源芯片，本系統(tǒng)就采用這種設(shè)計，因此電源模塊只有解耦電容連接和數(shù)模電源分離，此處不贅述。時鐘生成部分由一個25MHZ的晶振和兩個18pF的陶瓷電容組成振蕩電路，經(jīng)片上PLL倍頻生成150M系統(tǒng)時鐘。圖3 20 以太網(wǎng)協(xié)議專用接口芯片電路設(shè)計 模式選擇 接口芯片內(nèi)部集成有物理層PHY功能，但是同時還擁有外部PHY芯片的連接接口，如表33所示，通過OP_MODE[3..0]的設(shè)置可以選擇應(yīng)用內(nèi)部或者外部PHY。如圖，可以根據(jù)自己的選擇焊接相應(yīng)電阻。當選擇了內(nèi)部物理層（PHY）模式后，還要通過TEST_MODE[3..0]選擇內(nèi)部物理層的工作方式。由于本系統(tǒng)不涉及其他應(yīng)用方式，已在電路設(shè)計時將TEST_MODE[3..0]全部拉低，即“0000”選擇正常運行模式。 表3 3 PHY模式設(shè)置OP_MODE[3][2][1][0]描述000000010010其它保留模塊卡與外部主機微控制器的通信接口主要信號線有：16位數(shù)據(jù)線、10位地址線、8/16數(shù)據(jù)位寬選擇、芯片復(fù)位、讀寫邏輯、芯片片選和外部中斷觸發(fā)。與MAGJACK接口的連接形式固定，對兩對四線的差分線要通過電阻和電容濾波電路提高信號質(zhì)量。同時MAGJACK上還有黃綠兩個LED通信狀態(tài)提示燈，通過接口芯片的專用信號輸出引腳對其進行驅(qū)動，如圖321所示。圖3 21 網(wǎng)線接口設(shè)計 電路設(shè)計注意事項及硬件調(diào)試方法高速信號系統(tǒng)在進行PCB板設(shè)計時關(guān)于信號完整性有一些方需要注意的事項：高速信號走線時信號回流路徑（地）要盡可能與信號去線在臨近兩層信號層上保持拓撲結(jié)構(gòu)的一致，這樣兩線的信號磁場會基本抵消，關(guān)鍵信號可以設(shè)計專用的信號回流地線[34]；信號線變向時要以鈍角或圓角形式，同一路徑的信號線寬窄要保持不變以形成均勻傳輸線，防止傳輸線的變化導(dǎo)致的特性阻抗不定，從而降低信號反射，減小對信源的干擾；死銅一定要去除，否則不但起不到屏蔽干擾的效果，反而會加劇信號耦合；每個芯片都在電源引腳的盡可能近處放置小容量的解耦電容，濾除高頻的紋波干擾提升電源性能；大容量電容在高頻時呈現(xiàn)一定的感抗特性（鋁電解電容尤其明顯），所以宜并聯(lián)一個小容量電容以提升高頻特性。在硬件調(diào)試過程中，科學合理的調(diào)試步驟能降低危險性、提高成功率，本系統(tǒng)調(diào)試采用循序漸進方式，危險性最高的電源部分最先調(diào)試，先將防電源反接的肖特基二極管和電源芯片焊好，測量輸出，確定基本設(shè)計正確，然后焊接解耦大容量極性電容，之后完成振蕩電路和必須的芯片模式設(shè)置電路，然后焊接仿真器連接接口，檢查確認后，連接仿真器確定DSP和FPGA最小系統(tǒng)能成功工作，最后再對其他外圍電路進行焊接。 本章小結(jié)本章完成了信號采集控制卡各模塊和以太網(wǎng)接口獨立模塊的硬件設(shè)計，對相關(guān)功能列出了設(shè)計注意事項及適應(yīng)本系統(tǒng)功能要求的設(shè)計特點，經(jīng)過元器件的焊接與整卡聯(lián)調(diào)，各項功能正常，章末列出了一些電路設(shè)計時候關(guān)于信號完整性方面的一些注意事項與設(shè)計、調(diào)試經(jīng)驗。第4章 數(shù)據(jù)采集控制卡的軟件設(shè)計上一章已經(jīng)搭建好數(shù)據(jù)采集控制卡的硬件平臺，本章將分別以FPGA和DSP 為中心敘述了主要測控功能的實現(xiàn)。 QuartusII環(huán)境下FPGA多功能的實現(xiàn)由于本系統(tǒng)選用的是Altera公司的FPGA，因此開發(fā)環(huán)境選擇QuartusII。QuartusII是Altera開發(fā)的綜合性可編程邏輯器件EDA環(huán)境，延續(xù)了其上一代軟件MAX+PLUS II的眾多優(yōu)點，支持原理圖、VHDL、Verilog以及AHDL（Altera企業(yè)級標準的硬件描述語言）等多種設(shè)計輸入形式，可以完成從設(shè)計輸入、下載到硬件測試整個開發(fā)流程[24]，同時QuartusII也對LeonardoSpectum、SynplifyPro、Modelsim第三方EDA工具提供了良好支持。QuartusII豐富的LPM宏功能模塊是Altera團隊開發(fā)的成熟的底層功能模塊，構(gòu)建復(fù)雜高級系統(tǒng)時充分利用這些模塊可以有效提高系統(tǒng)穩(wěn)定性、縮短開發(fā)周期、簡化設(shè)計的復(fù)雜度。利用QuartusII進行FPGA開的完整流程如圖41所示。其中QuartusII提供了功能強大的在線硬件仿真方式—嵌入式邏輯分析儀SignalTapII，可以幫助開發(fā)人員在線實時觀察FPGA內(nèi)部寄存器、信號線的變化。在本系統(tǒng)的開發(fā)過程中便頻繁用到SignalTapII。圖4 1 FPGA開發(fā)流程 FPGA功能模塊概覽圖4 2 FPGA片上邏輯功能塊及關(guān)系示意圖FPGA作為測控卡的協(xié)處理器，主要功能在于增強系統(tǒng)的兼容性與可擴展性，只要在FPGA內(nèi)植入相應(yīng)邏輯，就可以為系統(tǒng)擴展多樣的接口。同時，當DSP有大量數(shù)據(jù)需要實時處理時可以以任務(wù)的形式分發(fā)給FPGA，在FPGA內(nèi)編寫相應(yīng)處理邏輯電路，之后FPGA輸出處理結(jié)果給DSP。如圖42所示，F(xiàn)PGA片上編寫了豐富的功能模塊[31][32][36]，主要包括信號發(fā)生模塊、外部存儲器擴展模塊、光柵/編碼器信號解碼模塊、測頻模塊等。同時還擴展了一個專用接口和兩個通用接口，通過專用差分信號轉(zhuǎn)換接口可以與外部連接的某型號編碼器和光柵模塊進行數(shù)據(jù)交互，通過通用接口能夠與外部擴展的存儲器、AD/DA器件、測頻信號調(diào)制電路等通信。這些功能塊極大提升了測控系統(tǒng)的信號測量和控制能力，方便了以本測控系統(tǒng)為平臺開展各種實驗與工程應(yīng)用。以下各模塊的設(shè)計過程中，現(xiàn)時有硬件實現(xiàn)條件的則給予硬件調(diào)試結(jié)果與性能，暫時沒有硬件實現(xiàn)條件的則通過仿真結(jié)果驗證模塊功能的可靠與真實性。 DSP與FPGA通信模塊測控卡是基于多任務(wù)工作方式的，F(xiàn)PGA上會同時有多個功能塊被DSP分配了任務(wù)而處于工作狀態(tài)，為了協(xié)調(diào)好FPGA片上諸多功能模塊與DSP進行高質(zhì)量的通信，本系統(tǒng)編寫了專用的通信控制功能塊，通過簡單的接口協(xié)議實現(xiàn)二者的數(shù)據(jù)交互。本通信控制模塊的原理構(gòu)成如圖43所示，設(shè)計中用到了DSP與FPGA的連接線一共41條。圖4 3 DSP與FPGA通信邏輯示意圖各信號線與DSP對應(yīng)引腳的連接和功能如表41所示。DSP與FPGA的通信的工作模式有兩種：①任務(wù)輪放、定時輪詢，即所有功能模塊優(yōu)先級相同，DSP對需要的模塊分配任務(wù)，然后定時（閑時）進行數(shù)據(jù)讀寫，順序為功能塊功能塊2功能塊7，如果某一功能塊未分配任務(wù)，則數(shù)據(jù)輪詢時對其缺?。虎谌蝿?wù)輪放、中斷輪詢，當某些任務(wù)實時性要求比較強時，DSP接受XINT1引腳的中斷請求[29]，并通過查詢requ[2..0]的信息以執(zhí)行對相應(yīng)功能塊的讀寫操作。表4 1 DSP與FPGA通信模塊信號線功能信號名稱與DSP對應(yīng)引腳功能rwindic任意GPIODSP讀寫操作前的預(yù)先通知，讓下位功能塊做好接收或發(fā)送數(shù)據(jù)的準備rwsynXR//W(GPIO35)DSP輸出的讀寫操作的觸發(fā)信號addr[2..0]XA[2..0]下位模塊地址，通過譯碼器譯出塊選信號‘000’表示無功能塊被選中data[31..0]XD[31..0]數(shù)據(jù)rwrequXINT1功能塊的讀寫請求中斷輸出，以此請求DSP的讀寫操作requ[2..0]任意GPIO指示請求通信中斷的模塊 按圖43所示設(shè)計各代碼塊的功能后下載到FPGA后，實際調(diào)試結(jié)果顯示該模塊運行可靠，受控性良好，可以實現(xiàn)DSP與FPGA之間的