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基于dspfpga的網(wǎng)絡(luò)化測控系統(tǒng)的設(shè)計與開發(fā)畢業(yè)論文-文庫吧資料

2025-06-24 15:40本頁面
  

【正文】 ,本系統(tǒng)編寫了專用的通信控制功能塊,通過簡單的接口協(xié)議實現(xiàn)二者的數(shù)據(jù)交互。這些功能塊極大提升了測控系統(tǒng)的信號測量和控制能力,方便了以本測控系統(tǒng)為平臺開展各種實驗與工程應(yīng)用。如圖42所示,F(xiàn)PGA片上編寫了豐富的功能模塊[31][32][36],主要包括信號發(fā)生模塊、外部存儲器擴展模塊、光柵/編碼器信號解碼模塊、測頻模塊等。圖4 1 FPGA開發(fā)流程 FPGA功能模塊概覽圖4 2 FPGA片上邏輯功能塊及關(guān)系示意圖FPGA作為測控卡的協(xié)處理器,主要功能在于增強系統(tǒng)的兼容性與可擴展性,只要在FPGA內(nèi)植入相應(yīng)邏輯,就可以為系統(tǒng)擴展多樣的接口。其中QuartusII提供了功能強大的在線硬件仿真方式—嵌入式邏輯分析儀SignalTapII,可以幫助開發(fā)人員在線實時觀察FPGA內(nèi)部寄存器、信號線的變化。QuartusII豐富的LPM宏功能模塊是Altera團隊開發(fā)的成熟的底層功能模塊,構(gòu)建復(fù)雜高級系統(tǒng)時充分利用這些模塊可以有效提高系統(tǒng)穩(wěn)定性、縮短開發(fā)周期、簡化設(shè)計的復(fù)雜度。 QuartusII環(huán)境下FPGA多功能的實現(xiàn)由于本系統(tǒng)選用的是Altera公司的FPGA,因此開發(fā)環(huán)境選擇QuartusII。 本章小結(jié)本章完成了信號采集控制卡各模塊和以太網(wǎng)接口獨立模塊的硬件設(shè)計,對相關(guān)功能列出了設(shè)計注意事項及適應(yīng)本系統(tǒng)功能要求的設(shè)計特點,經(jīng)過元器件的焊接與整卡聯(lián)調(diào),各項功能正常,章末列出了一些電路設(shè)計時候關(guān)于信號完整性方面的一些注意事項與設(shè)計、調(diào)試經(jīng)驗。圖3 21 網(wǎng)線接口設(shè)計 電路設(shè)計注意事項及硬件調(diào)試方法高速信號系統(tǒng)在進行PCB板設(shè)計時關(guān)于信號完整性有一些方需要注意的事項:高速信號走線時信號回流路徑(地)要盡可能與信號去線在臨近兩層信號層上保持拓?fù)浣Y(jié)構(gòu)的一致,這樣兩線的信號磁場會基本抵消,關(guān)鍵信號可以設(shè)計專用的信號回流地線[34];信號線變向時要以鈍角或圓角形式,同一路徑的信號線寬窄要保持不變以形成均勻傳輸線,防止傳輸線的變化導(dǎo)致的特性阻抗不定,從而降低信號反射,減小對信源的干擾;死銅一定要去除,否則不但起不到屏蔽干擾的效果,反而會加劇信號耦合;每個芯片都在電源引腳的盡可能近處放置小容量的解耦電容,濾除高頻的紋波干擾提升電源性能;大容量電容在高頻時呈現(xiàn)一定的感抗特性(鋁電解電容尤其明顯),所以宜并聯(lián)一個小容量電容以提升高頻特性。與MAGJACK接口的連接形式固定,對兩對四線的差分線要通過電阻和電容濾波電路提高信號質(zhì)量。由于本系統(tǒng)不涉及其他應(yīng)用方式,已在電路設(shè)計時將TEST_MODE[3..0]全部拉低,即“0000”選擇正常運行模式。如圖,可以根據(jù)自己的選擇焊接相應(yīng)電阻。時鐘生成部分由一個25MHZ的晶振和兩個18pF的陶瓷電容組成振蕩電路,經(jīng)片上PLL倍頻生成150M系統(tǒng)時鐘。 電源構(gòu)成和時鐘生成,可以直接對其解耦和數(shù)模分離后重新引入芯片供電端,這極大簡化了電源部分的設(shè)計。接口芯片已經(jīng)完成了以太網(wǎng)通訊的大部分功能,另外本模塊選用了帶有信號傳輸變壓器的RJ45網(wǎng)線插口MAGJACK。圖3 19 以太網(wǎng)協(xié)議專用接口芯片內(nèi)部功能示意圖利用接口芯片開發(fā)以太網(wǎng)通信功能,省卻了對復(fù)雜的TCP/IP協(xié)議棧的細(xì)化研究,開發(fā)相對簡便,能夠方便快速地搭建一個多端點的通信網(wǎng)絡(luò),進行數(shù)據(jù)的聯(lián)網(wǎng)傳輸,同時很好地利用了PC機網(wǎng)卡、網(wǎng)口等既有硬件設(shè)施,可以實現(xiàn)有很高的性價比。 以太網(wǎng)通信芯片簡介本系統(tǒng)選用的接口芯片典型技術(shù)特性及優(yōu)勢有:高速網(wǎng)絡(luò)數(shù)據(jù)傳輸,可達50Mbps;支持OSI模型中1~4層的硬件實現(xiàn);內(nèi)嵌10/100 Base TX以太網(wǎng)物理層;軟硬件混合TCP/IP協(xié)議:TCP、UDP、ICMP、IPvAR、PPPPoE;8個獨立傳輸層端口同時、獨立連接;支持并行總線數(shù)據(jù)傳輸;128K的數(shù)據(jù)收發(fā)緩沖區(qū),且可以動態(tài)進行分配調(diào)整;外部25MHZ,內(nèi)部鎖相環(huán)倍頻至150 MHZ。測控卡的工作模式有兩種:一種是單卡執(zhí)行測控工作;另一種是多卡通過以太網(wǎng)通信模塊構(gòu)成網(wǎng)絡(luò),聯(lián)網(wǎng)運行。通過這些連接位,二者可以實現(xiàn)直接的數(shù)據(jù)交互,如圖318所示。即同時只能有一個主機(DSP /FPGA)通過一種接口(SPI/SCI/I2C/CAN)與外部相連。圖3 16 綜合應(yīng)用模塊SPI、I2C接口設(shè)計如圖317所示,以上四種接口可以分別通過撥碼開關(guān)switch2選擇與DSP或者FPGA連接。圖3 14 綜合應(yīng)用模塊SCI接口設(shè)計CAN通信芯片為SN65HVD232,它是為遵循ISO11898標(biāo)準(zhǔn)的CAN物理層通信而設(shè)計的專用芯片,可達1Mbps的通信速率,電路設(shè)計如圖315所示。圖3 13 綜合應(yīng)用模塊通用接口設(shè)計28335的片上通信接口種類豐富[2628],有eCAN、SPI、SCI和I2C等,為了以后開展基于DSP的各種通信實驗,這些接口在綜合應(yīng)用模塊板卡上都得到了擴展設(shè)計,同時利用FPGA的高度可編程能力,也可以在FPGA上編寫通信邏輯實現(xiàn)相應(yīng)的通信功能。為了兼容其他的各種通信接口,綜合應(yīng)用模塊設(shè)計了兩路40針I(yè)DE插槽,在FPGA上設(shè)計相應(yīng)的邏輯功能就可以實現(xiàn)多接口的兼容,比如可以擴展外部的AD、DA和存儲器等。 U7具有雙路異向差分信號轉(zhuǎn)換功能,通過跳線選擇,U7可以實現(xiàn)絕對式模式下單線MA信號到雙線MA+/MA的輸出轉(zhuǎn)換和增量式模式下雙線Z+/輸入信號到單線Z信號的轉(zhuǎn)換。表3 2兩種位置傳感器件通訊接口引腳對應(yīng)表圓光柵(絕對)編碼器(增量)1NCA+2NCA3SLO+B+4SLOB55V5V6MA+Z+7MAZ85V5V9GNDGND圖3 12 A/B/Z和MA/SLO信號的差分轉(zhuǎn)換電路具體的電路實現(xiàn)如圖312所示。DR9接口與既定的基于BissC協(xié)議的光柵接口相吻合,減少了接口轉(zhuǎn)換帶來的麻煩,而且DR(B)9兼容性強、應(yīng)用廣泛,能較好地適應(yīng)現(xiàn)場控制環(huán)境。增量式位置信號,該信號為三對六線差分,通過FPGA內(nèi)的增量式光電編碼器位置解碼模塊可以獲得代表位置量的脈沖計數(shù)結(jié)果;絕對式位置信號,針對基于BissC通信協(xié)議的某型號圓光柵,該信號為兩對四線差分,F(xiàn)PGA通過與其進行串行同步通信,可以獲得絕對位置信息。、編碼器接口擴展光柵/編碼器位置信號按原理分主要有增量式和絕對式兩種形式。圖3 10 綜合應(yīng)用模塊的電源設(shè)計如圖310所示,當(dāng)DSP和FPGA模塊卡插接到綜合應(yīng)用模塊時系統(tǒng)將會有較大的功率需求,所以兩款電源芯片的封裝選擇為TO220,以便安裝散熱片。 其它設(shè)計FPGA模塊的時鐘設(shè)計、外部連接插針與DSP模塊類似,此處不再介紹。在QuartusII中使能后,當(dāng)56引腳DEV_OE被低電平信號拉低后所有的I/O輸出就會被設(shè)置成高阻態(tài),信號變高后I/O輸出將回復(fù)正常;當(dāng)206引腳DEV_CLRn被低電平信號拉低后所有的內(nèi)部寄存器將暫時歸零,信號變高后寄存器將回復(fù)原始值;當(dāng)26引腳nCONFIG被低電平信號拉低后FPGA 將丟失配置邏輯且I/O呈高阻態(tài),歸高后FPGA將重新進行邏輯配置。圖3 8 FPGA片上PLL電源調(diào)制電路EP2C8Q208C8N片上有兩個PLL需要外部電源供電,參考相關(guān)數(shù)據(jù)手冊[23]這部分電路設(shè)計如圖38所示,通過磁珠和解耦電容對PLL電源的質(zhì)量進行提升,大容值的電容放在FPGA遠(yuǎn)端,兩個低容值的電容放在近端,在PCB布局時要離FPGA要盡可能地近,放置PCB布線規(guī)則標(biāo)號以提醒以上設(shè)計規(guī)則。無需外部電阻調(diào)校。AMS1117ADJ的輸出如式(31)。 電源模塊FPGA的穩(wěn)定工作工作需要高性能的電源供給,~,外圍IO電壓VCCIO的電壓范圍與其IO通信所遵循的協(xié)議電平相關(guān)。實際的調(diào)試過程中,這兩種配置模式又可以衍生出以下三種應(yīng)用方式:第一種,通過JTAG接口,在軟件開發(fā)調(diào)試階段,利用仿真器經(jīng)JTAG接口進行邏輯的在線配置和內(nèi)部信號的實時觀察,此方式擁有最高優(yōu)先權(quán),邏輯易失;第二種,通過AS接口,最終代碼經(jīng)AS接口燒入EPCS4中,重新上電后FPGA自動進行邏輯讀取配置片上SRAM,邏輯非易失;第三種,通過JTAG接口,將待燒寫的文件轉(zhuǎn)換格式,然后通過JTAG接口經(jīng)由FPGA燒入EPCS4,邏輯非易失,但是此方法比較繁瑣,較少用。Cyclone II系列FPGA的邏輯配置方法較為靈活豐富,根據(jù)外圍配置芯片及電路的不同,其配置模式也分為主動模式(AS)、被動模式(PS)和基于JTAG模式三種。本系統(tǒng)選定了專用串行配置芯片EPCS4,其擁有4194304位的FLASH空間,完全可以滿足EP2C8Q208C8N的滿配額需求;支持壓縮邏輯文件的自解壓功能;可以通過4線與FPGA連接完成串行數(shù)據(jù)配置,節(jié)省了FPGA的管腳資源;八腳封裝,尺寸小,電路設(shè)計簡單。支持多種調(diào)試工具,如SignalTapII 嵌入式邏輯分析儀為實時觀察片內(nèi)硬件邏輯提供了途徑。SOPC功能方面,支持Nios II系列軟核處理器,可以擴展基于C語言開發(fā)的具有高可配置性的處理器,而且其執(zhí)行邏輯為順序,方便了習(xí)慣于傳統(tǒng)語言開發(fā)邏輯的的軟件設(shè)計與程序移植,提高了FPGA資源的利用率。EP2C8系列FPGA器件擁有較豐富的片上資源,綜合本系統(tǒng)的功能要求,權(quán)衡了片上邏輯資源、芯片引腳數(shù)及尺寸等因素,選擇的芯片型號為EP2C8系列中的EP2C8Q208C8N,資源如表31所示。模塊的PCB設(shè)計成小塊獨立電路卡,DSP其它未在最小系統(tǒng)提及的引腳為功能引腳,與外部連接通過插針,電路結(jié)構(gòu)簡單,不再贅述。由于DSP的啟動模式的一般很少改變,所以本系統(tǒng)的設(shè)計的啟動模式選擇電路不采用比較占用板上空間的跳線方式,而是通過四個對地的20KΩ電阻進行設(shè)置。同時U3還具有硬件看門狗功能,WDI引腳上一定頻率的正負(fù)交變信號將清除內(nèi)部的看門狗計數(shù)器,此處將WDI引腳的懸浮以禁止其看門狗功能。 復(fù)位電路部分28335對復(fù)位信號要求比較嚴(yán)格,如果復(fù)位信號出現(xiàn)尖峰毛刺,頻繁復(fù)位容易對器件造成損傷。 晶振部分晶振電路設(shè)計如圖35所示,28335的時鐘源由外部有源晶振提供,其輸出特性為輸出時鐘與輸入電壓成函數(shù)關(guān)系,為了避免電源高頻分量造成30M有源晶振輸出的不穩(wěn)定,所以電源輸入經(jīng)一個磁珠和解耦電容組合電路,使50MHZ以上的電源高頻分量得到有效衰減。 片上AD外部電路圖3 4 DSP最小系統(tǒng)模塊模數(shù)轉(zhuǎn)換部分28335片上的12位分辨率的數(shù)模轉(zhuǎn)換器有16路獨立的采樣保持電路,采樣方式靈活多樣,16路的S/H結(jié)果對應(yīng)一個轉(zhuǎn)換電路進行可控的分時轉(zhuǎn)換,轉(zhuǎn)換器的轉(zhuǎn)換精度高,轉(zhuǎn)換啟動方式靈活[33]。為了進一步降低電源的高頻分量,在電源進入DSP之前還需要通過電容組進行對地解耦。系統(tǒng)內(nèi)兼有模擬、數(shù)字信號,為了降低數(shù)字信號對模擬信號的串?dāng)_,電源方面需要采取有效的屏蔽措施。圖3 2 DSP最小系統(tǒng)模塊電源部分電源部分的設(shè)計如圖32所示,TPS767D301有兩個適配輸出[22],另一個可調(diào),~,兩路輸出電流均可達1A,且每一個輸出端都有對應(yīng)的獨立輸入端,本系統(tǒng)將二者并一,通過對地解耦電容降低輸入的波動。TI公司的TPS767D301PWP型電源芯片,封裝緊湊,高耐熱,雙路輸出均有熱關(guān)斷功能,其中一路電壓輸出可調(diào)。為了更好的實現(xiàn)系統(tǒng)的兼容性與,系統(tǒng)遵循設(shè)計的思想,DSP最小系統(tǒng)被設(shè)計成一個帶有插針的PCB卡,可以通過插槽與綜合應(yīng)用模塊進行插接。 數(shù)據(jù)采集控制卡硬件電路設(shè)計 DSP模塊電路設(shè)計 TMS320F28335介紹TMS320F28335是美國德州儀器公司最新推出的一款帶有浮點處理器(FPU)的新一代高性能數(shù)字信號控制器[25],對已經(jīng)在廣泛領(lǐng)域中得到應(yīng)用的定點DSP TMS320F2812在性能方面有全面的改進。根據(jù)調(diào)研,測控卡功能的實現(xiàn)主要基于兩款性能優(yōu)越、應(yīng)用廣泛的芯片:主控芯片TMS320F2833協(xié)處理器EP2C8Q208C8N。第3章 數(shù)據(jù)采集控制卡的硬件設(shè)計 數(shù)據(jù)采集控制卡的模塊劃分為了提高系統(tǒng)通用性、可擴展性,便于日后系統(tǒng)升級和損耗器件的更換,測控卡采用了模塊化設(shè)計,由DSP最小系統(tǒng)模塊、FPGA最小系統(tǒng)模塊、綜合應(yīng)用模塊和一些其它的專用功能模塊組成,具體結(jié)構(gòu)組成如圖31所示。 本章小結(jié)本章根據(jù)網(wǎng)絡(luò)化嵌入式測控系統(tǒng)的特點及背景項目需求,分別從四個方面完成系統(tǒng)的總體實現(xiàn)構(gòu)想:對比幾種以太網(wǎng)優(yōu)缺點,最終確定網(wǎng)絡(luò)通信方式的選型;完成數(shù)據(jù)采集控制卡的結(jié)構(gòu)設(shè)計;對比關(guān)系型數(shù)據(jù)庫和文件型數(shù)據(jù)庫的優(yōu)缺點,確定基于文件型數(shù)據(jù)庫的實時數(shù)據(jù)存儲方案;提煉并細(xì)化上位機測控系統(tǒng)軟件的功能需求。 系統(tǒng)將采用功能強大、使用方便的VC語言為開發(fā)環(huán)境,搭建一個軟件平臺,并在其中搭載各功能塊。圖2 4 文件型數(shù)據(jù)庫結(jié)構(gòu)表2 1關(guān)系型數(shù)據(jù)庫與文件型數(shù)據(jù)庫結(jié)構(gòu)對比 本系統(tǒng)將開發(fā)基于分布式文件型數(shù)據(jù)庫的數(shù)據(jù)管理功能模塊,旨在為網(wǎng)絡(luò)應(yīng)用提供的高性能數(shù)據(jù)存儲解決方案。通經(jīng)過調(diào)研發(fā)現(xiàn),文件型數(shù)據(jù)庫有等特點,比較適合有較多操作的測控領(lǐng)域的應(yīng)用,而關(guān)系型數(shù)據(jù)庫更適合商業(yè)領(lǐng)域應(yīng)用。主要的測量控制任務(wù)通過以太網(wǎng)通信由運行于上位機的測控系統(tǒng)軟件進行人工配置。FPGA的觸發(fā)器資源豐富,內(nèi)部數(shù)據(jù)流并行,非常適合總線譯碼、外部中斷觸發(fā)的擴展及大量數(shù)據(jù)的并行處理。本系統(tǒng)中DSP擔(dān)負(fù)主控制器職能,負(fù)責(zé)流程控制、任務(wù)分配及系統(tǒng)各部分軟、硬件的協(xié)調(diào),主要包括控制算法的實現(xiàn)、協(xié)處理器任務(wù)的發(fā)放、以太網(wǎng)通信等。本系統(tǒng)設(shè)計的測控卡的架構(gòu)如圖23灰色區(qū)域所示。TCP主要用于系統(tǒng)上電后進行初始任務(wù)配置和與一些重要節(jié)點信號的通信;UDP主要是用于對大量實時數(shù)據(jù)的傳輸,由于其無連接特性,可以使通信帶寬大大增加,但是傳輸安全性會相應(yīng)降低。本系統(tǒng)的嵌入式數(shù)據(jù)采集控制卡可以很好地完成實時測控功能,網(wǎng)絡(luò)通信主要進行大量數(shù)據(jù)的高速傳輸,對實時性要求不高,綜合考慮這些因素,本系統(tǒng)采用了基于第一種方式的通信協(xié)議。隨著控制功能的不斷豐富、控制精
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