【正文】 便了基于單片DSP擴(kuò)展多種控制功能。FPGA最大特點(diǎn)是現(xiàn)場可編程，這就相當(dāng)于在一個芯片的尺寸空間內(nèi)擁有了可以任意變化的數(shù)據(jù)處理電路，而且速度級別都是硬件級的。本系統(tǒng)中FPGA用以擴(kuò)展與外圍功能模塊的通信接口，如獲取反饋信號、輸出控制信號、數(shù)據(jù)鎖存等，這樣就為系統(tǒng)升級、增加外設(shè)種類提供了可能性，同時當(dāng)系統(tǒng)有大量復(fù)雜算法需要運(yùn)算時，可以接受DSP分配的數(shù)據(jù)處理的任務(wù)。 文件型數(shù)據(jù)庫測控卡通過以太網(wǎng)絡(luò)實時傳輸?shù)缴衔粰C(jī)的系統(tǒng)運(yùn)行數(shù)據(jù)，不僅要進(jìn)行快速地結(jié)構(gòu)化存儲，并且要便于查詢，為將來對過程數(shù)據(jù)進(jìn)行分析調(diào)用提供便利，這就需要專業(yè)的數(shù)據(jù)管理工具。文件型數(shù)據(jù)庫的基本結(jié)構(gòu)如圖24所示，與傳統(tǒng)關(guān)系型數(shù)據(jù)庫的結(jié)構(gòu)對比如表21所示。 測控軟件功能需求測控軟件的架構(gòu)如圖21所示，根據(jù)背景項目需求，其功能可以細(xì)化為如下幾方面：（1）通過以太網(wǎng)與數(shù)據(jù)采集控制卡通訊，進(jìn)行大量數(shù)據(jù)的高速傳輸；（2）嵌入式控制卡的初始化配置，測控任務(wù)的設(shè)置，適用于不同測試方案；（3）接收現(xiàn)場測控端的實時數(shù)據(jù)并加以顯示，顯示方式要包括曲線和列表；（4）測控任務(wù)啟動與停止具有人工可操作性，可以兼顧多測控通道，且其配置獨(dú)立，可以對已有數(shù)據(jù)通道進(jìn)行刪減或設(shè)置；（5）測試配置文件要有獨(dú)立存儲格式，以便下次識別調(diào)用；（6）填寫測試報告相關(guān)信息，測試文件名，測試人員姓名，測試日期，測試摘要信息等，點(diǎn)擊確定后就可以在與測控卡通訊的同時，把需要保存的測試數(shù)據(jù)保存到文件數(shù)據(jù)庫中；（7）通過數(shù)據(jù)庫對測試數(shù)據(jù)進(jìn)行檢索，在測控軟件通過相關(guān)命令能夠找到測試數(shù)據(jù)中任意測試文件，查看相關(guān)信息，以便對測試數(shù)據(jù)進(jìn)行后續(xù)分析處理；（8）安全保護(hù)與故障診斷，通過安全邏輯判斷，對系統(tǒng)采取相應(yīng)的措施,如進(jìn)行急停、斷電等。為了實現(xiàn)對大量數(shù)據(jù)管理的高效性，將通過文件型數(shù)據(jù)庫來對大量的測試數(shù)據(jù)進(jìn)行有效管理。這些構(gòu)思將對后續(xù)的具體設(shè)計工作起到指導(dǎo)作用。DSP和FPGA最小系統(tǒng)模塊都分別配有獨(dú)立的電源和時鐘電路，即使脫離綜合應(yīng)用模塊依然滿足基本的運(yùn)行配置。圖3 1 數(shù)據(jù)采集控制卡功能構(gòu)成系統(tǒng)電路設(shè)計EDA環(huán)境為Altium Designer[35]，AD為Protel系列的最新版本，在延續(xù)Protel系列電子電路設(shè)計軟件簡單易用、界面友好、功能全面等特點(diǎn)的同時，更加注意電路仿真、信號完整新分析、聯(lián)合開發(fā)、第三方文件的識別、庫設(shè)計方面的合理性升級，而且它增加的一些順應(yīng)現(xiàn)代電子電路最新成果的功能也使其時刻保持在廣大電路研發(fā)人員中的較高的認(rèn)可度與使用率，如FPGA的仿真、硬件描述語言與C語言的支持等。與DSP2812相比，該芯片的有以下諸多優(yōu)點(diǎn)與性能的提升：(1) 最多可達(dá)88個通用IO引腳，功能配置靈活，復(fù)用能力強(qiáng)，外部擴(kuò)展接口XINTF擴(kuò)展為32位，且提供復(fù)用功能；(2) 3個外部中斷觸發(fā)擴(kuò)展引腳，且可以在不同IO引腳上靈活配置；(3) 存儲空間更大256KDWords、訪問更靈活，部分RAM空間提供非常有特點(diǎn)的雙映射(DualMapped)，6個DMA通道，多達(dá)18路的PWM輸出，其中6路為高精度脈寬調(diào)制信號(HRPWM)；(4) 通信接口豐富：2個CAN模塊、3個SCI模塊、2個McBSP、1個SPI及1個I2C接口，ADC轉(zhuǎn)換更精確快速；(5) 32位浮點(diǎn)數(shù)處理單元，為開發(fā)者編寫浮點(diǎn)處理算法提供了極大便利。 電源部分28xxx的數(shù)據(jù)手冊中有說明[25]，當(dāng)內(nèi)核電壓抖動時其PLL時鐘輸出也不穩(wěn)定，可見平穩(wěn)的電源供給對保證系統(tǒng)的穩(wěn)定性能具有很重要的作用。DSP最小系統(tǒng)選用TPS767D301PWP為電源核心器件。對于可調(diào)輸出端。本系統(tǒng)采用傳統(tǒng)的模/數(shù)電壓源與地之間通過電感隔離的方法，在原理圖階段通過不同網(wǎng)絡(luò)標(biāo)號進(jìn)行有效區(qū)別。 JTAG接口部分圖3 3 DSP最小系統(tǒng)模塊JTAG接口部分仿真/燒寫接口的設(shè)計如圖33所示，固定形式，關(guān)系到與DSP通信的成功與否，必須嚴(yán)格遵循芯片數(shù)據(jù)手冊的電路形式。雖然片上A/D模塊有參考電壓生成電路，但是易存在偏差，如圖34所示。同時，根據(jù)信號完整性理論[34]，信號在不均勻傳輸線中傳遞時會有一定能量比例的頻分量反射，而均勻傳輸線圖3 5 DSP最小系統(tǒng)模塊時鐘及復(fù)位電路的現(xiàn)實不存在性必然會導(dǎo)致時鐘信號由晶振到DSP的傳輸過程中存在一定的反射，所以本系統(tǒng)晶振的輸出串入一個低阻值的電阻R6，這樣可以有效衰減反射信號。如圖35所示，芯片U3是TI公司為其DSP設(shè)計的專用復(fù)位功能芯片，可以通過手動觸發(fā)生成200ms脈寬的方波低電平復(fù)位脈沖。28335的BOOT MODE有15種，系統(tǒng)上電之初將GPIO84~87引腳的電平鎖存進(jìn)DSP內(nèi)部寄存器，然后根據(jù)其邏輯組合選擇不同的啟動引導(dǎo)模式。GPIO84~87引腳有內(nèi)部上拉，上電自動使能，所以當(dāng)某引腳不焊接電阻時上電采樣為高電平，焊接對地電阻時為低電平。 FPGA模塊電路設(shè)計 FPGA及邏輯配置芯片選型EP2C8是Cyclone系列FPGA的第二代芯片，兼具了高集成度與低功耗特性。表3 1 EP2C8Q208CN 的硬件資源邏輯單元 8256M4K RAM塊（4kb）36總比特數(shù)1658881818乘法器18PLL2最多用戶I/O管腳數(shù)182差分通道77多達(dá)182個可配置的I/O口，可以很方便地用于并行接口擴(kuò)展，降低了DSP在接口通信方面的開銷；豐富的片上存儲資源支持多種應(yīng)用方式和數(shù)字信號處理的實現(xiàn)；支持單線和低電壓差分等多種I/O通信電平標(biāo)準(zhǔn)，、LVDS、RSDS、HSTL等近20種通信電平標(biāo)準(zhǔn)。邏輯功能的開發(fā)方式靈活多樣，支持硬件描述語言VHDL/Verilog、原理圖等。FPGA的特點(diǎn)之一是邏輯配置掉電丟失，因此需要專用的邏輯存儲芯片來進(jìn)行上電配置。 調(diào)試與配置接口圖3 6 FPGA的邏輯配置與硬件調(diào)試接口FPGA的邏輯輸入有兩個階段：燒寫（programme）和配置（configurate），前者是將調(diào)試完畢的邏輯燒寫到掉電不丟失的存儲器中，后者是上電后從非易失性存儲器中讀出邏輯形成特定的內(nèi)部硬件連接。本系統(tǒng)選定的配置芯片EPCS4支持AS和基于JTAG兩種配置模式。三種方法的應(yīng)用只在軟件開發(fā)階段有所區(qū)別，硬件電路互不矛盾，通過QuartusII的設(shè)置就能很容易實現(xiàn)，為了更全面的掌握FPGA的開發(fā)，本系統(tǒng)兼具了AS和JTAG兩種接口，具體硬件電路設(shè)計如圖36所示。為了節(jié)省板上空間，兩個芯片均為SOT223封裝，如圖37所示。 （31）圖3 7 FPGA最小系統(tǒng)電源設(shè)計，所以此處R5取為0Ω。為了保證FPGA全資源運(yùn)行時能有足夠的功率供給，所以兩個電源適配芯片均有備份，且二者并聯(lián)。 復(fù)位電路圖3 9 FPGA外部控制按鍵EP2C8Q208C8N提供豐富的外部觸發(fā)以對內(nèi)部邏輯和IO輸出進(jìn)行不同級別地整體控制。電路設(shè)計如圖39所示。 綜合應(yīng)用模塊電路設(shè)計和聯(lián)調(diào)完成DSP和FPGA最小模塊的設(shè)計之后，還需要一個綜合應(yīng)用模塊來完成二者的連接和外圍功能擴(kuò)展，將三者聯(lián)系起來就構(gòu)成了整個數(shù)據(jù)采集卡的硬件部分。外部電源的輸入由自鎖開關(guān)通斷，經(jīng)由肖特基整流二極管，防止操作失誤正負(fù)反接造成系統(tǒng)不可逆的損傷，以LED指示輸出電源是否正常。隨著外部位置傳感器的不同其通信方式及協(xié)議也會各有差異，綜合應(yīng)用模塊根據(jù)既定圖3 11 光柵、編碼器通信部分設(shè)計示意圖的兩種傳感器型號設(shè)計了位置信號的采集方案如示意圖311所示。為了節(jié)省板上空間，兩種信號的物理接口為同一個DR9母口，采用同口復(fù)用的方式，通過板上跳線進(jìn)行通信模式的選擇。DR9各個針對應(yīng)兩種位置量獲取接口的引腳連接如表32所示。A+/、B+/(SLO+/)、Z+/ (MA+/)信號在線纜上傳輸?shù)倪^程都是差分信號的形式，所以信號在線纜上傳輸前后都要進(jìn)行雙線差分信號與單線信號的轉(zhuǎn)換。U8具有雙路同向差分信號轉(zhuǎn)換功能，本系統(tǒng)通過U8實現(xiàn)雙線A+/、B+/(SLO+/)到單線信號A、B(SLO)的轉(zhuǎn)換。具體電路如圖313所示，每個接口包括36個通用I/O引腳和兩個電源引腳。SCI端口芯片選擇MAXIM公司的MAX3232D，傳輸速率高達(dá)250Kbps，通過DB9的母口與外界通信，電路設(shè)計如圖314。圖3 15 綜合應(yīng)用模塊eCAN接口設(shè)計與SCI和CAN的旨在系統(tǒng)間互聯(lián)不同，SPI和I2C的通信屬于芯片級的數(shù)據(jù)交換，通信無需電平轉(zhuǎn)換，因此也就無需外部的功能芯片，只要引出相應(yīng)功能引腳即可，如圖316所示。由此選擇SPI/SCI/I2C/CAN的主機(jī)，通過撥碼開關(guān)switch1可以選擇以上四種通信接口的類型。圖3 17 四種接口類型與控制芯片的選擇 DSP和FPGA的物理連接 DSP和FPGA在功能應(yīng)用模塊卡上的連接一共有42位。圖3 18 功能應(yīng)用模塊DSP和FPGA連接方式 以太網(wǎng)通信模塊的設(shè)計雖然以太網(wǎng)通信模塊不屬于數(shù)據(jù)采集控制卡的部分，但是其應(yīng)用與測控卡緊密相連，所以將其硬件電路的設(shè)計歸入本章。本節(jié)主要內(nèi)容是基于以太網(wǎng)協(xié)議專用接口芯片（以下簡稱接口芯片）的以太網(wǎng)通信模塊的設(shè)計。芯片具體功能示意如圖319所示。 以太網(wǎng)通信模塊的電路設(shè)計以太網(wǎng)通信模塊也是一個分立的物理模塊，要有獨(dú)立的卡上電源與系統(tǒng)時鐘電路。具體設(shè)計電路如圖320和321所示。那么模塊卡上就無需其他電源芯片，本系統(tǒng)就采用這種設(shè)計，因此電源模塊只有解耦電容連接和數(shù)模電源分離，此處不贅述。圖3 20 以太網(wǎng)協(xié)議專用接口芯片電路設(shè)計 模式選擇 接口芯片內(nèi)部集成有物理層PHY功能，但是同時還擁有外部PHY芯片的連接接口，如表33所示，通過OP_MODE[3..0]的設(shè)置可以選擇應(yīng)用內(nèi)部或者外部PHY。當(dāng)選擇了內(nèi)部物理層（PHY）模式后，還要通過TEST_MODE[3..0]選擇內(nèi)部物理層的工作方式。 表3 3 PHY模式設(shè)置OP_MODE[3][2][1][0]描述000000010010其它保留模塊卡與外部主機(jī)微控制器的通信接口主要信號線有：16位數(shù)據(jù)線、10位地址線、8/16數(shù)據(jù)位寬選擇、芯片復(fù)位、讀寫邏輯、芯片片選和外部中斷觸發(fā)。同時MAGJACK上還有黃綠兩個LED通信狀態(tài)提示燈，通過接口芯片的專用信號輸出引腳對其進(jìn)行驅(qū)動，如圖321所示。在硬件調(diào)試過程中，科學(xué)合理的調(diào)試步驟能降低危險性、提高成功率，本系統(tǒng)調(diào)試采用循序漸進(jìn)方式，危險性最高的電源部分最先調(diào)試，先將防電源反接的肖特基二極管和電源芯片焊好，測量輸出，確定基本設(shè)計正確，然后焊接解耦大容量極性電容，之后完成振蕩電路和必須的芯片模式設(shè)置電路，然后焊接仿真器連接接口，檢查確認(rèn)后，連接仿真器確定DSP和FPGA最小系統(tǒng)能成功工作，最后再對其他外圍電路進(jìn)行焊接。第4章 數(shù)據(jù)采集控制卡的軟件設(shè)計上一章已經(jīng)搭建好數(shù)據(jù)采集控制卡的硬件平臺，本章將分別以FPGA和DSP 為中心敘述了主要測控功能的實現(xiàn)。QuartusII是Altera開發(fā)的綜合性可編程邏輯器件EDA環(huán)境，延續(xù)了其上一代軟件MAX+PLUS II的眾多優(yōu)點(diǎn)，支持原理圖、VHDL、Verilog以及AHDL（Altera企業(yè)級標(biāo)準(zhǔn)的硬件描述語言）等多種設(shè)計輸入形式，可以完成從設(shè)計輸入、下載到硬件測試整個開發(fā)流程[24]，同時QuartusII也對LeonardoSpectum、SynplifyPro、Modelsim第三方EDA工具提供了良好支持。利用QuartusII進(jìn)行FPGA開的完整流程如圖41所示。在本系統(tǒng)的開發(fā)過程中便頻繁用到SignalTapII。同時，當(dāng)DSP有大量數(shù)據(jù)需要實時處理時可以以任務(wù)的形式分發(fā)給FPGA，在FPGA內(nèi)編寫相應(yīng)處理邏輯電路，之后FPGA輸出處理結(jié)果給DSP。同時還擴(kuò)展了一個專用接口和兩個通用接口，通過專用差分信號轉(zhuǎn)換接口可以與外部連接的某型號編碼器和光柵模塊進(jìn)行數(shù)據(jù)交互，通過通用接口能夠與外部擴(kuò)展的存儲器、AD/DA器件、測頻信號調(diào)制電路等通信。以下各模塊的設(shè)計過程中，現(xiàn)時有硬件實現(xiàn)條件的則給予硬件調(diào)試結(jié)果與性能，暫時沒有硬件實現(xiàn)條件的則通過仿真結(jié)果驗證模塊功能的可靠與真實性。本通信控制模塊的原理構(gòu)成如圖43所示，設(shè)計中用到了DSP與FPGA的連接線一共41條。DSP與FPGA的通信的工作模式有兩種：①任務(wù)輪放、定時輪詢，即所有功能模塊優(yōu)先級相同，DSP對需要的模塊分配任務(wù)，然后定時（閑時）進(jìn)行數(shù)據(jù)讀寫，順序為功能塊功能塊2表4 1 DSP與FPGA通信模塊信號線功能信號名稱與DSP對應(yīng)引腳功能rwindic任意GPIODSP讀寫操作前的預(yù)先通知，讓下位功能塊做好接收或發(fā)送數(shù)據(jù)的準(zhǔn)備rwsynXR//W(GPIO35)DSP輸出的讀寫操作的觸發(fā)信號addr[2..0]XA[2..0]下位模塊地址，通過譯碼器譯出塊選信號‘000’表示無功能塊被選中data[31..0]XD[31..0]數(shù)據(jù)rwrequXINT1功能塊的讀寫請求中斷輸出，以此請求DSP的讀寫操作requ[2..0]任意GPIO指示請求通信中斷的模塊 按圖43所示設(shè)計各代碼塊的功能后下載到FPGA后，實際調(diào)試結(jié)果顯示該模塊運(yùn)行可靠，受控性良好，可以實現(xiàn)DSP與FPGA之間的高速數(shù)據(jù)交互。光柵廠商內(nèi)嵌的位置信號解算電路穩(wěn)定性好，上電立即識讀絕對位置，抗擾能力強(qiáng)，對光柵表面污跡具有很高的免疫辨識能力。本系統(tǒng)中，F(xiàn)PGA為時序控制主接口，光柵為信號返回從接口。其中：“MA” —將位置采集請求和速率信息（時鐘）從主接口傳輸?shù)焦鈻? “SLO”—將位置數(shù)據(jù)從光柵傳輸?shù)脚cMA同步的主接口 獲取26bit位置數(shù)據(jù)后就可以通過簡單的換算得到當(dāng)前角度位置。 Biss通信速率的確定 BissC通信的速度主要取決于通信主控端輸出的MA時鐘信號頻率