【正文】 當功能類型為“運動。通過“內部生成”和“外部輸入”單選按鈕設置對應通道的信源： 圖5 5信道設置對畫框（1）選擇“內部生成”模式時，測控軟件將按“信道n”后面的文本框中的公式以時間“t”為自變量生成波形，現(xiàn)在已經開發(fā)了三角波、正弦波、方波和鋸齒波的5K~1HZ的發(fā)生功能。 信號測量當選擇新建工程類型為“信號測量”時，軟件界面的工程活動區(qū)會更新為如圖54所示，左側黑框為模擬示波器，可以對選定信號進行適應性顯示，該模擬示波器可以顯示四個通道的信號，通過右邊的設置欄可以分別對每個通道的信源進行選擇?！靶盘枩y量”只啟動系統(tǒng)的測量功能；“運動控制”則系統(tǒng)功能全面初始化、使能；“文件處理”則為非聯(lián)網工作方式，不連接現(xiàn)場測控卡，只進行對以往數(shù)據(jù)的處理分析。以上新建信息以“”文件的形式放置在選定的工程文件夾下，意為project configuration。圖5 3 新建對話框在菜單欄點擊執(zhí)行：文件新建工程，會彈出如圖53所示的新建對話框，需要在此設置一些必要信息和一些輔助識別的信息。系統(tǒng)所有的測控指令都可以從菜單欄找到；工程活動區(qū)為實際測控功能顯示界面；狀態(tài)欄指示當前工程的一些功能進度和網絡連接狀況。數(shù)據(jù)后臺處理模塊根據(jù)監(jiān)控模塊的控制、通過文件型數(shù)據(jù)庫對測控數(shù)據(jù)進行管理，典型功能如對實時測控數(shù)據(jù)進行高速存儲、對歷史數(shù)據(jù)進行快速檢索以供分析等[47]。網絡通信模塊是其它兩個模塊與系統(tǒng)下位各測控端點的聯(lián)系通道，執(zhí)行以太網通信功能，具體見圖21。第5章 上位機測控系統(tǒng)軟件的設計 測控系統(tǒng)軟件的功能架構圖5 1上位機測控系統(tǒng)軟件功能劃分測控系統(tǒng)軟件的三大功能模塊如圖51所示，包括實時監(jiān)控模塊、數(shù)據(jù)后臺處理模塊、網絡通信模塊?；鵉PGA設計了數(shù)據(jù)測量與控制系統(tǒng)中一些常用的功能模塊，如多種信號采集、信號測量功能塊，并實現(xiàn)了FPGA與DSP有序的可控通信。DSP內程序的通信流程如圖429所示。 DSP對FPGA測控功能的控制圖4 29 DSP對FPGA測控功能的控制 FPGA上的各個功能模塊是靠DSP分發(fā)命令碼來啟動執(zhí)行的，不同功能塊的有不同功能命令碼定義。圖4 28 上位機環(huán)境下通過命令行執(zhí)行程序獲取網絡信息下位測控卡的IP地址在固化程序時已經設為定值，上位測控系統(tǒng)將會通過其IP地址來辨別測控卡編號，根據(jù)實驗室IP段，各卡IP分配為如表47所示，暫時設定系統(tǒng)的聯(lián)網能力為15個現(xiàn)場測控端。在上位機環(huán)境下，打開命令行執(zhí)行程序（），輸入“ipconfig”命令，回車后出現(xiàn)如圖428所示的主機信息。其通信流程如圖427所示。當DSP通過以太網模塊與上位主機進行基于TCP協(xié)議的通信時，上位主機內執(zhí)行TCP服務端程序，即上位機監(jiān)聽下位測控卡的連接請求，測控端采用TCP客戶端模式，DSP內的程序流程如圖426所示。圖4 25 DSP與以太網通信模塊的連接圖在對通信模塊進行初始化設置之后，就可以通過以太網通信模塊進行基于TCP或者UDP協(xié)議的通信。在對片上相關寄存器進行初始設置之后，以太網通信模塊的操作和普通的存儲器類似，只要參考模塊性能進行數(shù)據(jù)讀寫通信即可。圖4 24 程序遷移設置后程序執(zhí)行流程表4 6 不同程序存儲方式下同等運算規(guī)模所耗指令比較28+27+Sin()RAM13175FLASH679911如表46所示，分別測得程序存儲在FLASH和RAM里時，執(zhí)行三種運算所耗費的SYSCLK（150MHZ）。要實現(xiàn)程序的搬移，合理分配各程序段的加載與執(zhí)行空間。為了實現(xiàn)程序的遷移，首先要對程序模板進行一些改動：將看門狗操作設置在程序遷移之前進行、添加代碼轉移函數(shù)、程序開始入口由主函數(shù)改為代碼轉移函數(shù)。本系統(tǒng)利用一種DSP上電后將程序由FLASH轉移到RAM中運行的方式大大提高了其指令運行速度[42]。最后進入到測控任務執(zhí)行流程。功能化配置即根據(jù)硬件功能對用到的DSP片上資源進行使能及配置，如各個外設的時鐘設定、相關GPIO的功能復用選擇、設置相關中斷等。然后根據(jù)以太網模塊的外接情況判斷測控系統(tǒng)是測控卡單卡獨立運行還是多卡聯(lián)網運行。首先，DSP根據(jù)硬件設定的模式來進行自啟動，本系統(tǒng)將可執(zhí)行程序存放于片上FLASH中，所以通過BOOT ROM的導引將會進入FLASH程序空間，然后將程序搬移到片上RAM內執(zhí)行。本系統(tǒng)DSP程序代碼設計采用應用廣泛的C語言[30]。 CCS環(huán)境下DSP測控功能的實現(xiàn)上一節(jié)敘述了基于FPGA的各種功能的實現(xiàn)，F(xiàn)PGA作為DSP執(zhí)行測控任務的強大助手，其正常工作要靠DSP的合理控制，因此基于DSP的測控端通信程序的設計開發(fā)尤顯重要。QuartusII可以根據(jù)片上硬件資源，幫助開發(fā)者通過專用工具軟件DSP Builder設計有一定算法功能的FPGA片上數(shù)據(jù)處理器。在此基頻信號基礎上輸出5KHZ~1HZ正弦信號頻差也都在1‰，輸出正弦波由數(shù)字示波器測量如圖422所示，當輸入8K正弦波指令后，輸出的實際波形。圖4 20 小頻差方法原理圖利用這個原理可以實現(xiàn)基于填充法的準全頻域整數(shù)信號發(fā)生器，本模塊選擇為60MHZ，用以實現(xiàn)320K~64HZ頻率范圍的，的實現(xiàn)功能示意圖如圖421所示，其中是外部ADTLC7226CN的控制信號。本系統(tǒng)對其設計采用一種首創(chuàng)的小頻差方法，設計原理如下： 設有兩個周期分別為和的信號，且，則有是的小數(shù)倍，對取整得整數(shù)，關系如式（412）所示， （412）、分別是兩信號的頻率值。設計MAX280的低通濾波截止頻率為200KHZ。設計正弦信號目標頻率范圍為5K~1HZ，則為320K~64HZ。FPGA內實現(xiàn)DDS的各模塊與A/D和LPF器件的實際連接如圖419所示。本設計的ROM的存儲器地址N=幅值數(shù)據(jù)位Q=8，由于本模塊的設計的周期細分數(shù)為26=64份，當M增大時，信號的復現(xiàn)質量會有很大影響。它們的控制方法和電路設計簡單，此處不做介紹。 實現(xiàn)方法本設計選擇的DA和低通濾波芯片分別為TLC7226CN和MAX280。廣泛使用的方法是通過定制ROM存儲器來存儲相位序列號所對應的幅值，然后輸入序列號對應地址來輸出幅值的方式解決幅相對應問題。正弦信號的幅值就是當前相位值的函數(shù)，得到當前相位就可以計算當前幅值。一個幅值歸一、初始相位為零、單頻的簡單正弦信號可表示為 （46）對其以Tc為周期進行采樣，則其離散化的波形序列為 （47）即相位序列為 （48）可得每步的相位增量為 （49）將2π分成等份作為最小量化單位，假設隨著序列自變量n的增加，相位的變化為：每次增加M個等份，即相位增量為 （410）由(49)和(410)兩式可得 （411）根據(jù)香濃采樣定理，必須有，則有。本模塊的設計便是基于簡單的DDFS原理，在FPGA中實現(xiàn)了具有頻率可調的正弦波、鋸齒波、三角波發(fā)生功能的簡單信號發(fā)生器。正弦波、鋸齒波、三角波的實現(xiàn)是基于直接數(shù)字頻率合成(DDFS)技術實現(xiàn)的[40][41]。本功能模塊實現(xiàn)了幾種常用信號正弦波、鋸齒波、三角波、方波的發(fā)生功能。所以在測量時實性和測量精度方便要權衡利弊，做好取舍。1的誤差。如圖417所示編寫好各功能單元的功能塊，下載到FPGA中硬件測試，當閘門時間設為100ms，由信號發(fā)生器發(fā)生標準的頻率確定的方波，經FPGA測試，當在1MHZ~10HZ可以準確、即時測得的頻率值，且當f1≤100KHZ時，其測量結果誤差≤‰。1個被測信號的計數(shù)誤差。 多周期等精度同步測頻模塊 測頻原理傳統(tǒng)的基于T法和M法的測頻方法有很明顯的應用局限和測頻誤差，本節(jié)介紹了一種多周期等精度同步測頻法的測頻原理，并在FPGA中得以實現(xiàn)[38][39]。經實際測試，本模塊工作可靠，能實現(xiàn)在AD976最大轉換頻率下的可靠運行。clkin為時鐘輸入端；R//C為輸出至AD的占空比1:9的100k信號，用以觸發(fā)器轉換功能，使AD工作于最大轉換速率下；/CS為輸出給AD的片選；datain[15..0]為AD轉換結果輸入；adbusy為AD數(shù)出的忙狀態(tài)信號，上升沿表示AD輸出結果有效，本模塊用以觸發(fā)對datain[15..0]的邏輯鎖存，輸出dataout[15..0]給DSP。對該外擴模塊的設計如圖414所示，各引腳功能如表45所示。 AD976 控制模塊的實現(xiàn) AD976是轉換頻率可達100KSPS的高速16位并行輸出AD轉換器，單端5V供電，測量電壓范圍可達177。圖4 12 K4S641632SDRAM控制模塊功能框圖為了驗證最后的本功能塊的性能，對其進行仿真得圖413所示邏輯波形，經對比K4S641632的IO邏輯，確定本模塊功能可以實現(xiàn)。K4S641632的操作流程如圖411所示。注：行地址與列地址線是分時復用的，且無相關的外部切換控制引腳，K4S641632是通過一定時間的等待之后自動實現(xiàn)引腳功能切換的。模式寄存器的位含義見表，本系統(tǒng)將其設為‘000000100010’，即突發(fā)傳輸為4，CAS延時期為2。表4 4 K4S641632操作命令命令操作方法功能命令符RASCASWE空操作NOP111激活頁ACT011讀RD101寫WR100停止突發(fā)操作BT110預充電PCH010刷新ARF001配置寄存器MRS000 K4S641632的操作在對K4S641632進行讀寫操作之前要通過片上寄存器設置其工作模式，具體流程如下: ①上電，加時鐘；②CKE=DQM=‘1’；③NOP操作300us；④PCH操作；⑤3次ARF操作。K4S641632是64Mb的SDRAM，信號兼容LVTTL，支持自動刷新，有16bit/8bit兩種數(shù)據(jù)總線形式，本系統(tǒng)采用16bit位寬模式，8bit模式不介紹，其引腳功能如表43所示。圖4 9 光電編碼器信號解碼模塊硬件仿真結果圖圖4 10光電編碼器信號解碼模塊硬件仿真結果圖經過實際測試，光電編碼器信號解碼模塊可以正確讀取LECS15000BM型編碼器的信號，性能良好。當外部有讀取通知時，鎖存器將計數(shù)器當前計數(shù)值鎖存，防止在讀取操作時計數(shù)值變化造成的誤讀。相位差的特點獲得四倍頻信號；以A、B信號相位先后為判別依據(jù)，產生方向信號。圖4 8 增量式位置信號讀取示意圖濾噪功能塊將A、B、Z三路信號每路都通過四級D觸發(fā)器，假設D觸發(fā)器的觸發(fā)時鐘頻率為，則小于時間的噪聲尖峰都將被濾除，以此實現(xiàn)數(shù)字濾波。通過FPGA內部的計數(shù)邏輯，我們就可以得到表示當前位置信號的計數(shù)值，同時，為了指示零位，編碼器每周還會輸出一個零位脈沖Z，用以計數(shù)器清零。 圖4 6 BissC信號讀取模塊邏輯流程圖圖4 7 光柵BissC通信硬件測試邏輯結果 光電編碼器信號解碼模塊 傳統(tǒng)的光電編碼器，一般通過A、B、Z三路輸出表示轉軸位置，其中A、B為相位相差90176。經過實際測試，基于BissC協(xié)議的通信已完成并調試成功，可以正確獲取光柵角位置，工作穩(wěn)定，速率滿足預期設計目標。驗證正確無誤后輸出26bit的位置數(shù)據(jù)供DSP讀取。 基于BissC協(xié)議的絕對位置信號獲取 用VHDL語言編寫絕對式BissC光柵信號解碼模塊，其基本邏輯流程如圖46所示。綜合考慮而這的延遲，取。圖4 5 基于MA與MA_delayed信號的光柵通信原理示意圖 合理的MA信號對成功讀取位置信息起著關重要的作用：MA信號不僅控制著對光柵端位置輸出信號SLO的激勵，而且同時驅動著FPGA內部的信號讀取邏輯，這兩個邏輯功能都是邊沿觸發(fā)的，單一的MA信號不完成以上兩種功能，需要外加一個與MA同頻率、且滯后時間的MA_delayed信號，工作原理如圖45所示。此類伺服系統(tǒng)的伺服周期一般都在ms級，1ms即可滿足伺服性能。光柵數(shù)據(jù)手冊相關極限值如表42所示，MA的時鐘速度要求在250KHZ到10MHZ之間，為了降低線纜延遲的影響，盡量選擇低的MA頻率，同時還要兼顧伺服周期的限制，確保在伺服周期內足以傳輸所有串行數(shù)據(jù)位。26bit的位置數(shù)據(jù)可得光柵位置檢測分辨率為 （41） ，不會使系統(tǒng)的控制精度在理論上受限。圖4 4 BissC通信協(xié)議數(shù)據(jù)格式信號傳輸線由兩對相向的差分線耦組成，數(shù)據(jù)格式如44所示。 主接口通過發(fā)出通訊時鐘信號來控制數(shù)據(jù)獲取時序和數(shù)據(jù)傳輸速率，從接口通過接收到的時鐘信號來向主接口返回數(shù)據(jù)信息。 BissC協(xié)議光柵通信模塊 BissC接口協(xié)議介紹 本系統(tǒng)采用的絕對式位置光柵的通信協(xié)議為BissC模式，這是一種用于從光柵采集位置數(shù)據(jù)的快速同步單工串行主從接口，其數(shù)據(jù)獲取方便，容錯性強，通信速率高。功能塊7，如果某一功能塊未分配任務，則數(shù)據(jù)輪詢時對其缺??；②任務輪放、中斷輪詢，當某些任務實時性要求比較強時，DSP接受XINT1引腳的中斷請求[29]，并通過查詢requ[2..0]的信息以執(zhí)行對相應功能塊的讀寫操作。圖4 3 DSP與FPGA通信邏輯示意圖各信號線與DSP對應引腳的連接和功能如表41所示。 DSP與FPGA通信模塊測控卡是基于多任務工作方式的，F(xiàn)PGA上會同時有多個功能塊被DSP分配了任務而處于工作狀態(tài)，為了協(xié)調好FPGA片上諸多功能模塊與DSP進行高質量的通信