【文章內(nèi)容簡(jiǎn)介】 方法，并用匯編語言進(jìn)行設(shè)計(jì)，采用單片機(jī)智能控制，結(jié)合外圍電子電路，得以高低頻率的精度測(cè)量。最終實(shí)現(xiàn)多功能數(shù)字頻率計(jì)的設(shè)計(jì)方案，根據(jù)頻率計(jì)的特點(diǎn)，可廣泛應(yīng)用于各種測(cè)試場(chǎng)所。本測(cè)頻系統(tǒng)的設(shè)計(jì)揚(yáng)棄了傳統(tǒng)的自下而上的數(shù)字電路設(shè)計(jì)方法，采用先進(jìn)的EDA技術(shù)及自上而下的設(shè)計(jì)，把資源豐富、控制靈活及良好人機(jī)對(duì)話功能的單片機(jī)和具有內(nèi)部結(jié)構(gòu)重組、現(xiàn)場(chǎng)可編程的CPLD芯片完美的結(jié)合起來，實(shí)現(xiàn)了對(duì)0－100MHZ信號(hào)頻率的等精度測(cè)量。由于CPLD具有連續(xù)連接結(jié)構(gòu)，易于預(yù)測(cè)延時(shí)，使電路仿真會(huì)更加準(zhǔn)確，且編程方便，速度快，集成度高，價(jià)格低，從而系統(tǒng)研制周期大大縮短，產(chǎn)品性能價(jià)格比提高。CPLD芯片采用流行的VHDL語言編程，并在MAX+plusII設(shè)計(jì)平臺(tái)上實(shí)現(xiàn)了全部編程設(shè)計(jì)，單片機(jī)采用底層匯編語言編程，可以精確地控制測(cè)頻計(jì)數(shù)閘門的開啟和關(guān)閉，從而進(jìn)一步提高了測(cè)量精度。在基礎(chǔ)理論和專業(yè)技術(shù)基礎(chǔ)上，通過對(duì)數(shù)字頻率計(jì)的設(shè)計(jì)，用十進(jìn)制數(shù)字來顯示被測(cè)信號(hào)頻率的測(cè)量裝置。以精確迅速的特點(diǎn)測(cè)量信號(hào)頻率，在本設(shè)計(jì)在實(shí)踐理論上鍛煉提高了自己的綜合運(yùn)用知識(shí)水平，為以后的開發(fā)及科研工作打下基礎(chǔ)。畢業(yè)設(shè)計(jì)（論文）72 設(shè)計(jì)理論基礎(chǔ)本部分介紹CPLD作設(shè)計(jì)的意義、頻率測(cè)量原理、等精度測(cè)量原理以及總體設(shè)計(jì)方案。 CPLD/FPGA 設(shè)計(jì)意義 EDAEDA（電子設(shè)計(jì)自動(dòng)化）技術(shù)以計(jì)算機(jī)為工具，在EDA軟件平臺(tái)上，對(duì)以超高速硬件描述語言（VHDL）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)的完成邏輯編譯、邏輯化簡(jiǎn)、邏輯綜合及優(yōu)化、邏輯仿真，直至對(duì)特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA的仿真測(cè)試技術(shù)只需要通過計(jì)算機(jī)就能對(duì)所設(shè)計(jì)的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點(diǎn)完成一系列準(zhǔn)確的測(cè)試與仿真操作，大大提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。設(shè)計(jì)者的工作僅限于利用軟件方式，即利用超高速硬件描述語言（VHDL）來完成系統(tǒng)硬件功能的描述，在EDA工具的幫助下就可以得到最后的結(jié)果，這使得對(duì)整個(gè)硬件系統(tǒng)的設(shè)計(jì)和修改過程如同完成軟件設(shè)計(jì)一樣方便、高效。基于EDA技術(shù)的設(shè)計(jì)方法為“自頂向下”設(shè)計(jì)，其步驟是采用可完全獨(dú)立于目標(biāo)器件芯片物理結(jié)構(gòu)的超高速硬件描述語言，在系統(tǒng)的基本功能或行為級(jí)上對(duì)設(shè)計(jì)的產(chǎn)品進(jìn)行行為描述和定義，結(jié)合多層的仿真技術(shù)，在確保設(shè)計(jì)的可行性與正確性的前提下，完成功能確認(rèn)。然后利用EDA工具的邏輯綜合功能，把功能描述轉(zhuǎn)換為某一具體目標(biāo)芯片的網(wǎng)表文件，經(jīng)編程器下載到可編程目標(biāo)芯片中（如FPGA芯片），使該芯片能實(shí)現(xiàn)設(shè)計(jì)要求的功能。 CPLD(復(fù)雜可編程邏輯器件)CPLD是一種新興的高密度大規(guī)?？删幊踢壿嬈骷?，它具有門陣列的高密度和PLD器件的靈活性和易用性，目前已成為一類主要的可編程器件?？删幊唐骷淖畲筇攸c(diǎn)是可通過軟件編程對(duì)器件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，能隨時(shí)進(jìn)行設(shè)計(jì)調(diào)整而滿足產(chǎn)品升級(jí)。使得硬件的設(shè)計(jì)可以如軟件設(shè)計(jì)一樣方便快捷，從而改變了傳統(tǒng)數(shù)字及用單片機(jī)構(gòu)成的數(shù)字系統(tǒng)的設(shè)計(jì)方法、設(shè)計(jì)過程及設(shè)計(jì)觀念，使電子設(shè)計(jì)的技術(shù)操作和系統(tǒng)構(gòu)成在整體上發(fā)生了質(zhì)的飛躍。采用CPLD可編程器件，可利用計(jì)算機(jī)軟件的方式對(duì)目標(biāo)器件進(jìn)行設(shè)計(jì)，而以硬件的形式實(shí)現(xiàn)既定的系統(tǒng)功能。在設(shè)計(jì)過程中，可根據(jù)需要隨時(shí)改變器件的基于 CPLD 和單片機(jī)的頻率測(cè)量計(jì)的設(shè)計(jì)8內(nèi)部邏輯功能和管腳的信號(hào)方式，借助于大規(guī)模集成的CPLD和高效的設(shè)計(jì)軟件，用戶不僅可通過直接對(duì)芯片結(jié)構(gòu)的設(shè)計(jì)實(shí)行躲在數(shù)字邏輯系統(tǒng)功能，而且由于管腳定義的靈活性，大大減少了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量及難度，同時(shí)，這種基于可編程芯片的設(shè)計(jì)大大減少了系統(tǒng)芯片的數(shù)量，縮小了系統(tǒng)的體積，提高了系統(tǒng)的可靠性。 FPGA（現(xiàn)場(chǎng)可編程門陣列）FPGA是一種可由用戶自定義并進(jìn)行配置得高密度專用集成電路。FPGA具有陣列型PLD器件得優(yōu)點(diǎn)，同時(shí)其結(jié)構(gòu)又類似掩?？删幊涕T陣列，因此與有更高的集成度和更強(qiáng)大的邏輯實(shí)現(xiàn)能力，使得設(shè)計(jì)更加靈活和容易實(shí)現(xiàn)。事實(shí)上FPGA已經(jīng)稱為一類標(biāo)準(zhǔn)器件，并且已經(jīng)和CPLD一起成為目前最常用得可編程邏輯器件。世界上得可編程邏輯器件供應(yīng)商（如Xilinx、Altera和Actel）可以為客戶提供各具特色的FPGA產(chǎn)品。因此對(duì)FPGA而言有著不同得分類方法，一般可根據(jù)互聯(lián)結(jié)構(gòu)和編程特性對(duì)FPGA進(jìn)行分類。目前主流的FPGA產(chǎn)品內(nèi)部連線一般采用分段互連型結(jié)構(gòu)，并且可重復(fù)編程。 FPGA和CPLD的選擇CPLD和FPGA再邏輯功能塊和內(nèi)部互連方面存在區(qū)別，兩種器件各有優(yōu)點(diǎn)和缺點(diǎn)，適用于不同得場(chǎng)合。無論是CPLD還是FPGA，都是依靠?jī)?nèi)部得邏輯塊實(shí)現(xiàn)設(shè)計(jì)功能。CPLD中得邏輯塊一般稱為L(zhǎng)AB，其規(guī)模比較大，通常由幾十個(gè)輸入端和不少于十個(gè)的輸出端，并且還可以根據(jù)需要進(jìn)行邏輯擴(kuò)展，但是邏輯寄存器的數(shù)量很少。FPGA的邏輯塊稱為CLB，通常只有48個(gè)輸入端，12個(gè)輸出端，因此CLB內(nèi)部得傳輸延時(shí)很小，可以得到較高的單元速度。從規(guī)模上看CLB只是一個(gè)邏輯單元，當(dāng)輸入端不夠用時(shí)，通常需要吧CLB進(jìn)行串行級(jí)連擴(kuò)展。CPLD的內(nèi)部互連采用全局總線得方式，其主要特點(diǎn)是延時(shí)可預(yù)測(cè)。而FPGA使用分布式的內(nèi)部互連，內(nèi)部延時(shí)受系統(tǒng)布局的影響。CPLD和FPGA機(jī)構(gòu)上的區(qū)別決定了兩種器件使用于不同的數(shù)字系統(tǒng)。CPLD強(qiáng)大的邏輯功能使其更適用來設(shè)計(jì)復(fù)雜的組合邏輯電路和控制系統(tǒng)（如DMA控制和存儲(chǔ)器控制）。FPGA較小的邏輯單元結(jié)構(gòu)和豐富的寄存器資源決定了其更適用于復(fù)雜時(shí)序電路和數(shù)據(jù)處理系統(tǒng)（如通信傳輸和視頻處理）。 頻率測(cè)量原理畢業(yè)設(shè)計(jì)（論文）9在電子測(cè)量技術(shù)中，頻率測(cè)量是最基本的測(cè)量之一。工程中很多測(cè)量，如用振蕩式方法測(cè)量力、時(shí)間測(cè)量、速度測(cè)量、速度控制等，都涉及到頻率測(cè)量，或可歸結(jié)為頻率測(cè)量。頻率測(cè)量的精度和效能常常決定里這次測(cè)量?jī)x表或控制系統(tǒng)的性能。頻率作為一種最基本的物理量，其測(cè)量問題等同于時(shí)間測(cè)量問題，因此頻率測(cè)量的意義更加顯然。頻率測(cè)量的方法有多種，其中電子計(jì)數(shù)器測(cè)量頻率具有精度高、使用方便、測(cè)量迅速以及便于實(shí)現(xiàn)測(cè)量過程的自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。常用的測(cè)頻法和周期法在實(shí)際應(yīng)用中具有叫大的局限性，并且對(duì)被測(cè)信號(hào)的計(jì)數(shù)存在177。1一個(gè)字的誤差。而在直接測(cè)頻方法的基礎(chǔ)上發(fā)展起來的等精度測(cè)頻方法消除了計(jì)數(shù)所產(chǎn)生的誤差，實(shí)現(xiàn)了寬頻率范圍內(nèi)的高精度測(cè)量，但是他不能消除和降低標(biāo)準(zhǔn)頻率所引入的誤差。常用的頻率測(cè)量方法： 頻率測(cè)量圖21 頻率測(cè)量原理圖 The schematic diagram of Frequency measurement頻率測(cè)量的原理圖如圖21所示。按照頻率的定即單位時(shí)間內(nèi)周期信號(hào)的發(fā)生次數(shù)，圖中晶振提供了測(cè)量的時(shí)間基準(zhǔn)，分頻后通過控制電路去開啟與關(guān)閉時(shí)間閘門。閘門開啟時(shí)，計(jì)數(shù)器開始計(jì)數(shù)，閘門關(guān)閉，停止計(jì)數(shù)。若閘門開放時(shí)間為T，計(jì)數(shù)值為N，則被測(cè)頻率：F=N/T用這種頻率測(cè)量原理，對(duì)于頻率較低的被測(cè)信號(hào)來說，存在著實(shí)時(shí)性和測(cè)量精度之間的矛盾。例如若被測(cè)信號(hào)為10HZ，%，則最短閘門時(shí)間為： T=N/F=1000S這樣的測(cè)量周期根本是不可能接受的，可見頻率測(cè)量法不適宜用于低頻信號(hào)的測(cè)量?；?CPLD 和單片機(jī)的頻率測(cè)量計(jì)的設(shè)計(jì)10 周期測(cè)量周期測(cè)量原理和頻率測(cè)量原理基本結(jié)構(gòu)是一樣的，只是把晶振和被測(cè)信號(hào)位置互換一下。T=NTr/M計(jì)數(shù)值 N 和被測(cè)信號(hào)的周期成正比，N 反映了 M 個(gè)信號(hào)周期的平均值。利用周期測(cè)量法在一定信號(hào)頻率范圍內(nèi)，通過調(diào)節(jié)分頻系數(shù) M，可以較好地解決精度與實(shí)時(shí)性的矛盾。但是對(duì)于高頻信號(hào)，周期法就需要很大的分頻系數(shù) M，增加了硬件和軟件的復(fù)雜性，不宜采用。圖 22 周期測(cè)量原理圖 The schematic diagram of periodic measurement由此可見，對(duì)于傳統(tǒng)的頻率測(cè)量方法若是要達(dá)到高精度的要求，必須對(duì)被測(cè)信號(hào)分段測(cè)量，對(duì)于較低頻率采用周期測(cè)量法，對(duì)較高頻率采用頻率測(cè)量法。周期測(cè)量法原理圖如圖 22 所示。 等精度測(cè)頻法等精度測(cè)頻的方法是：采用頻率準(zhǔn)確的高頻信號(hào)作為標(biāo)準(zhǔn)頻率信號(hào)，保證測(cè)量的閘門時(shí)間為被測(cè)信號(hào)的整數(shù)倍，并在閘門時(shí)間內(nèi)同時(shí)對(duì)標(biāo)準(zhǔn)信號(hào)脈沖和被測(cè)信號(hào)脈沖進(jìn)行計(jì)數(shù)，實(shí)現(xiàn)整個(gè)頻率測(cè)量范圍內(nèi)的測(cè)量精度相等，當(dāng)標(biāo)準(zhǔn)信號(hào)很高，閘門時(shí)間足夠長(zhǎng)時(shí)，可實(shí)現(xiàn)高精度的頻率測(cè)量。等精度測(cè)頻原理示意圖如圖 23 所示圖 23 中的門控信號(hào)是可預(yù)置的寬度為 Tpr 的脈沖。 COUNT1 和 COUNT2 是兩個(gè)可畢業(yè)設(shè)計(jì)（論文）11控計(jì)數(shù)器。標(biāo)準(zhǔn)頻率信號(hào)從 COUNT1 的時(shí)鐘輸入端 CLK 輸入，其頻率為 Fs；經(jīng)整形后的被測(cè)信號(hào)從 COUNT2 的時(shí)鐘輸入端 CLK 輸入，設(shè)其實(shí)際頻率為 Fxe，測(cè)量頻率為Fx。當(dāng)門控信號(hào)為高電平時(shí)，被測(cè)信號(hào)的上沿通過 D 觸發(fā)器的 Q 端同時(shí)啟動(dòng)計(jì)數(shù)器COUNT1 和 COUNT2。對(duì)被測(cè)信號(hào) Fx 和標(biāo)準(zhǔn)頻率信號(hào) Fs 同時(shí)計(jì)數(shù)。當(dāng)門控信號(hào)為低電平時(shí)，隨后而至的被測(cè)信號(hào)的上沿將使這兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉。設(shè)在一次門控時(shí)間Tpr中對(duì)被測(cè)信號(hào)計(jì)數(shù)值為Nx。對(duì)標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值為Ns。則:Fx/Nx=Fs/Ns(標(biāo)準(zhǔn)頻率和被測(cè)頻率的門寬時(shí)間Tpr完全相同)就可以得到被測(cè)信號(hào)的頻率值為:Fx=(Fs/Ns)*Nx 圖 23 等精度測(cè)頻原理示意圖 The schematic diagram of equal precision for frequency theory誤差分析如下:在一次測(cè)量中，由于Fx計(jì)數(shù)的起停時(shí)間都是由該信號(hào)的上升沿觸發(fā)的，在Tpr時(shí)間內(nèi)對(duì)Fx的計(jì)數(shù)Nx無誤差；在此時(shí)間內(nèi)Fs的計(jì)數(shù)Ns最多相差一個(gè)脈沖，即|△et|≤1，則下式成立:Fx/Nx=Fs/NsFxe/Nx=Fs/(Ns+△et)所以有:Fx= (Fs/Ns) *NxFxe=[Fs/(Ns+ △et)]*Nx基于 CPLD 和單片機(jī)的頻率測(cè)量計(jì)的設(shè)計(jì)12根據(jù)相對(duì)誤差公式有:△Fxe/Fxe=lFxeFxl/Fxe代入整理得:△Fxe/Fxe=I△et|/Ns又因?yàn)?|△et |≤1所以: |△et |/NS≤1/Ns即: |﹠|=△Fxe/Fxe≤1/ Ns其中:Ns=Tpr*Fs由以上推導(dǎo)結(jié)果可得出下面結(jié)論:(1)相對(duì)測(cè)量誤差與頻率無關(guān)。(2)增大 Tpr或提高Fs，可以增大Ns，減少測(cè)量誤差，提高測(cè)量精度。(3)標(biāo)準(zhǔn)頻率誤差為△Fs/Fs，由于晶體的穩(wěn)定度很高，標(biāo)準(zhǔn)頻率誤差可以進(jìn)行校準(zhǔn)。(4)等精度測(cè)頻方法測(cè)量精度與預(yù)置門寬度和標(biāo)準(zhǔn)頻率有關(guān)，與被測(cè)信號(hào)的頻率無關(guān)。在預(yù)置門時(shí)一間和常規(guī)測(cè)頻閘門時(shí)間相同而被測(cè)信號(hào)頻率不同的情況下，等精度測(cè)量法的測(cè)量精度在整個(gè)測(cè)量范圍內(nèi)保持恒定不變，而常規(guī)的直接測(cè)頻法 (在低頻時(shí)用測(cè)周法，高頻時(shí)用測(cè)頻法)，其精度會(huì)隨著被測(cè)信號(hào)頻率的下降而下降。 方案設(shè)計(jì)設(shè)計(jì)中提出兩種方案分別是以單片機(jī)AT89C51單獨(dú)作為系統(tǒng)的核心單元以及CPLD和單片機(jī)相結(jié)合的系統(tǒng)。 基于單片機(jī)的方案采用單片機(jī)AT89C51作為系統(tǒng)控制核心單元，輔以適當(dāng)?shù)能?、硬件資源完成以單片機(jī)為核心的等精度頻率計(jì)的軟硬件設(shè)計(jì)及系統(tǒng)實(shí)現(xiàn)。系統(tǒng)框圖如圖24所示。畢業(yè)設(shè)計(jì)（論文）13圖24 基于單片機(jī)的頻率測(cè)量計(jì)組成框圖 block diagram of frequency measurement based on SCM前置放大器完成信號(hào)放大、電平平移的任務(wù)，被側(cè)的交流信號(hào)D被放大、平移成脈沖直流信號(hào)E,再經(jīng)74HC14施密特反相器整形成矩形脈沖。與74LS08作為計(jì)數(shù)閘門，方波信號(hào)被送到與門的一個(gè)輸入端，與門的另一個(gè)輸入端連接1S門控信號(hào)，實(shí)際制作中連接單片機(jī)AT89C51的一個(gè)端口（）。，低電平時(shí)閘門關(guān)閉。閘門開時(shí)，矩形脈沖送到74LS393進(jìn)行計(jì)數(shù)。74LS393是雙4位器，在這里接成級(jí)聯(lián)方式，組成一個(gè)8為二進(jìn)制計(jì)數(shù)器，同時(shí)也分頻比為256的分頻器。采用74LS393的理由是：AT89C51內(nèi)有2個(gè)16位的二進(jìn)制計(jì)數(shù)器，一個(gè)用作計(jì)數(shù)器，另一個(gè)用作定時(shí)器。16位二進(jìn)制的最大計(jì)數(shù)值為2 1=65535,不能滿足精確測(cè)16量的要求，雖然可以通過軟件技術(shù)的方法來提高分辨率，但是AT89C51內(nèi)置計(jì)數(shù)器的計(jì)數(shù)速率受500KHZ(24MHZ)的限制，所以意義不大。74LS393的最大計(jì)數(shù)速率可達(dá)50MHZ，與AT89C51組成24位的計(jì)數(shù)器，其最大計(jì)數(shù)值我為2 =16777215，分辨率大大提高。本電路24中沒有采用十進(jìn)制計(jì)數(shù)，應(yīng)為AT89C51內(nèi)置計(jì)數(shù)器只能進(jìn)行二進(jìn)制加法計(jì)數(shù)，計(jì)算結(jié)束后再進(jìn)行十進(jìn)制運(yùn)算，然后將結(jié)果送到顯示緩沖區(qū)進(jìn)行顯示。 基于CPLD/FPGA和單片機(jī)相結(jié)合的方案在快速測(cè)量的要求下，要保證較高精度的測(cè)頻，必須采用較高的標(biāo)準(zhǔn)頻率信號(hào)；而單片機(jī)受本身時(shí)鐘頻率和若干指令運(yùn)算的限制，測(cè)頻速度較慢，無法滿足高速、高精度的要求。采用高集成度、高精度的CPLD為實(shí)現(xiàn)高速、高精度的測(cè)頻提供了保證。基于 CPLD 和單片機(jī)的頻率測(cè)量計(jì)的設(shè)計(jì)14圖25 基于CPLD和單片機(jī)的頻率測(cè)量計(jì)的組成框圖 The block diagram of frequency measurement based on CPLD and SCMCPLD是在PAL、GAL等邏輯器件的基礎(chǔ)上發(fā)展起來的大規(guī)模可編程邏輯器件，隨著EDA（電子設(shè)計(jì)自動(dòng)化）技術(shù)和微電子技術(shù)的進(jìn)步，CPLD的時(shí)鐘延遲可達(dá)ns級(jí)，結(jié)合其并行工作方式，在超高速、實(shí)時(shí)測(cè)控方面有非常廣闊的應(yīng)用前景；并且CPLD和FPGA具有高集成度、高可靠性，幾乎可將整個(gè)設(shè)計(jì)系統(tǒng)下載于同一芯片中，實(shí)現(xiàn)所謂片上系統(tǒng)，從