【正文】 由于此脈動(dòng)的直流電壓還含有較大的紋波，必須經(jīng)過濾波電路加以濾除，從而得到平滑的直流電壓?；?CPLD 和單片機(jī)的頻率測(cè)量計(jì)的設(shè)計(jì)22176。74F14 施密特觸發(fā)器對(duì)放大器得輸出信號(hào)進(jìn)行整形，使之稱為矩形脈沖。作為整形電路時(shí)如果要求輸入與輸出同相，則可在集成施密特反相器后再加一級(jí)反相器。外形及引腳排列如圖 311 所示。1288 位內(nèi)部 RAM P0 口：P0 口為一個(gè) 8 位漏級(jí)開路雙向 I/O 口，每腳可吸收 8TTL 門電流。并因此作為輸入時(shí)，P2 口的管腳被外部拉低，將輸出電流?；?CPLD 和單片機(jī)的頻率測(cè)量計(jì)的設(shè)計(jì)26P3 口也可作為 AT89C51 的一些特殊功能口，如下表所示：口管腳 備選功能 RXD（串行輸入口） TXD（串行輸出口） （外部中斷 0）0INT （外部中斷 1）1 T0（記時(shí)器 0 外部輸入） T1（記時(shí)器 1 外部輸入） （外部數(shù)據(jù)存儲(chǔ)器寫選通）WR （外部數(shù)據(jù)存儲(chǔ)器讀選通）DP3 口同時(shí)為閃爍編程和編程校驗(yàn)接收一些控制信號(hào)。ALE/ ：當(dāng)訪問外部存儲(chǔ)器時(shí)，地址鎖存允許的輸出電平用于鎖存地址的地位PROG字節(jié)。如果微處理器在外部執(zhí)行狀態(tài) ALE禁止，置位無效。 XTAL2：來自反向振蕩器的輸出。此外，AT89C51 設(shè)有穩(wěn)態(tài)邏輯，可以在低到零頻率的條件下靜態(tài)邏輯，支持兩種軟件可選的掉電模式。CPU 在讀 SBUF 時(shí)會(huì)指到接收寄存器，在寫時(shí)會(huì)指到發(fā)送寄存器，而且接收寄存器是雙緩沖寄存器，這樣可以避免接收中斷沒有及時(shí)的被響應(yīng)，數(shù)據(jù)沒有被取走，下一幀數(shù)據(jù)已到來，而造成的數(shù)據(jù)重疊問題。51 芯片的串口可以工作在幾個(gè)不同的工作模式下，其工作模式的設(shè)置就是使用 SCON 寄存器。REM： 為允許接收位，REM 置 1 時(shí)串口允許接收，置 0 時(shí)禁止接收。在模式 0 中，RB8 為保留位沒有被使用。TB8：發(fā)送數(shù)據(jù)位 8，在模式 2 和 3 是要發(fā)送的第 9 位。表中的 fosc 代表振蕩器的頻率，也就是晶振的頻率。通常在標(biāo)準(zhǔn)的 或 等頭文件中已對(duì)其做了定義，只要用 include 引用就可以了。串口通訊：?jiǎn)纹瑱C(jī)的結(jié)構(gòu)和特殊寄存器，這是你編寫軟件的關(guān)鍵。如采用外部時(shí)鐘源驅(qū)動(dòng)器件，XTAL2 應(yīng)不接。PSEN /VPP：當(dāng) /VPP 保持低電平時(shí)，則在此期間外部程序存儲(chǔ)器（0000HAFFFFH），不管是否有內(nèi)部程序存儲(chǔ)器。然而要注意的是：每當(dāng)用作外部數(shù)據(jù)存儲(chǔ)器時(shí)，將跳過一個(gè) ALE 脈沖。復(fù)位后 P0－P3 口均置 1 引腳表現(xiàn)為高電平，程序計(jì)數(shù)器和特殊功能寄存器 SFR 全部清零。P2 口在 FLASH 編程和校驗(yàn)時(shí)接收高八位地址信號(hào)和控制信號(hào)。 P1 口：P1 口是一個(gè)內(nèi)部提供上拉電阻的 8 位雙向 I/O 口，P1 口緩沖器能接收輸出4TTL 門電流?？删幊檀型ǖ缐勖?000 寫/擦循環(huán)單片機(jī)的可擦除只讀存儲(chǔ)器可以反復(fù)擦除 100 次。 F7 4 K Ω3 9 K Ω1 0 K Ω4 7 K Ω1 0 K Ω1 K Ω1 0 0 181。 FC 60 . 1 181。選用輸出電壓固定為+5V 的三端集成穩(wěn)壓器 7805。C~70176。每一個(gè)時(shí)鐘信號(hào)的上升沿加到CLK 端時(shí)，移位寄存器移一位，8 個(gè)時(shí)鐘脈沖過后，8 位二進(jìn)制數(shù)全部移入 74LS164 中。所謂靜態(tài)顯示，就是每一個(gè)顯示器都要占用單獨(dú)的具有鎖存功能的 I/O 接口用于筆劃段字形代碼。74LS165 的 4 個(gè) I/O 口通過 3K 的電阻接高電平，當(dāng)掃描到某一位為低電平時(shí)表示有按鍵按下。 　　74LS165 引腳定義 ： 圖 32 74LS165 引腳定義圖 Pins definition figure of 74LS165圖 33 74LS165 引腳封裝圖 Pins encapsulation figure of 74LS16574LS165 邏輯表 ：基于 CPLD 和單片機(jī)的頻率測(cè)量計(jì)的設(shè)計(jì)18圖34 74LS165 邏輯真值表 Logic Truth Table of 74LS165 鍵盤電路圖35為按鍵接口電路，因?yàn)榘存I數(shù)量較少，所以采用獨(dú)立式按鍵結(jié)構(gòu)。80C51 單片機(jī)內(nèi)部的串行口在方式 0 工作狀態(tài)下,使用移位寄存器芯片可以擴(kuò)展一個(gè)或多個(gè) 8 位并行 I/O 口。被測(cè)信號(hào)整形電路主要對(duì)被測(cè)信號(hào)進(jìn)行限幅、放大、再經(jīng)施密特觸發(fā)器整形后送入CPLD。CPLD的標(biāo)準(zhǔn)測(cè)試頻率為40MHZ。采用高集成度、高精度的CPLD為實(shí)現(xiàn)高速、高精度的測(cè)頻提供了保證。低電平時(shí)閘門關(guān)閉。(3)標(biāo)準(zhǔn)頻率誤差為△Fs/Fs，由于晶體的穩(wěn)定度很高，標(biāo)準(zhǔn)頻率誤差可以進(jìn)行校準(zhǔn)。標(biāo)準(zhǔn)頻率信號(hào)從 COUNT1 的時(shí)鐘輸入端 CLK 輸入，其頻率為 Fs；經(jīng)整形后的被測(cè)信號(hào)從 COUNT2 的時(shí)鐘輸入端 CLK 輸入，設(shè)其實(shí)際頻率為 Fxe，測(cè)量頻率為Fx。T=NTr/M計(jì)數(shù)值 N 和被測(cè)信號(hào)的周期成正比，N 反映了 M 個(gè)信號(hào)周期的平均值。1一個(gè)字的誤差。CPLD強(qiáng)大的邏輯功能使其更適用來設(shè)計(jì)復(fù)雜的組合邏輯電路和控制系統(tǒng)（如DMA控制和存儲(chǔ)器控制）。 FPGA和CPLD的選擇CPLD和FPGA再邏輯功能塊和內(nèi)部互連方面存在區(qū)別，兩種器件各有優(yōu)點(diǎn)和缺點(diǎn)，適用于不同得場(chǎng)合。采用CPLD可編程器件，可利用計(jì)算機(jī)軟件的方式對(duì)目標(biāo)器件進(jìn)行設(shè)計(jì)，而以硬件的形式實(shí)現(xiàn)既定的系統(tǒng)功能。 CPLD/FPGA 設(shè)計(jì)意義 EDAEDA（電子設(shè)計(jì)自動(dòng)化）技術(shù)以計(jì)算機(jī)為工具，在EDA軟件平臺(tái)上，對(duì)以超高速硬件描述語(yǔ)言（VHDL）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)的完成邏輯編譯、邏輯化簡(jiǎn)、邏輯綜合及優(yōu)化、邏輯仿真，直至對(duì)特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。以89C51單片機(jī)為控制器件的頻率測(cè)量方法，并用匯編語(yǔ)言進(jìn)行設(shè)計(jì)，采用單片機(jī)智能控制，結(jié)合外圍電子電路，得以高低頻率的精度測(cè)量。我們研制的頻率計(jì)以89c51單片機(jī)為核心，具有性能優(yōu)良，精度高，可靠性好等特點(diǎn)。CPLD是一類新興的高密度大規(guī)模可編程邏輯器件，它具有門陣列的高密度和PLD器件的靈活性和易用性，目前已成為一類主要的可編程器件。單片微型計(jì)算機(jī)技術(shù)迅速發(fā)展，由單片機(jī)技術(shù)開發(fā)的計(jì)數(shù)設(shè)備和產(chǎn)品廣泛應(yīng)用到各個(gè)領(lǐng)域，單片機(jī)技術(shù)產(chǎn)品和設(shè)備促進(jìn)了生產(chǎn)技術(shù)水平的提高。因此單片機(jī)早期的含義為單片微型計(jì)算機(jī)（Single chip microputer），直接譯為單片機(jī)，并一直沿用至今。一般把EDA技術(shù)的發(fā)展分為CAD、CAE、和EDA三個(gè)階段。從計(jì)算機(jī)到手機(jī)，從數(shù)字電話到數(shù)字電視，從家用電器到軍用設(shè)備，從工業(yè)自動(dòng)化到航天技術(shù)，都盡可能采用了數(shù)字電子技術(shù)。同時(shí)隨著科學(xué)技術(shù)的發(fā)展，用戶對(duì)電子計(jì)數(shù)器也提出了新的要求。在機(jī)動(dòng)車的防撞雷達(dá)和低功率通訊中繼站就需要這種性能的頻率計(jì)來測(cè)量。在選擇測(cè)量?jī)x器之前必須了解待測(cè)信號(hào)的所有特性， 附非肯定待測(cè)信號(hào)是純凈（無噪聲干擾）、平穩(wěn)、單一頻率成分，否則應(yīng)該在制訂測(cè)試方案前用頻譜分析儀先觀測(cè)待測(cè)信號(hào)中的干擾信號(hào)及噪聲電平，然后看計(jì)數(shù)器的性能是否能允許這些干擾并仍能成功地完成頻率的測(cè)量。大多數(shù)儀器使用的10mHZ參考振蕩器具有107或 108的頻率準(zhǔn)確度和穩(wěn)定度。例如，微波計(jì)數(shù)器說明書給出在20gHZ時(shí)靈敏度為25dbm，那么完全可以成功地用來測(cè)量該頻率點(diǎn)上30dbm的信號(hào)。對(duì)于低檔產(chǎn)品要求使用操作方便，量程（足夠）寬，可靠性高，價(jià)格低。目前這些基本技術(shù)日臻完善，成熟。微波計(jì)數(shù)器一般使用類型頻譜分析儀的分頻或混頻電路，另外還包含多個(gè)時(shí)間基準(zhǔn)、合成器、中頻放大器等。假如需要在15gHZ有1HZ的分辨率，儀器必須至少顯示11位數(shù)。通過使用銫束頻率標(biāo)準(zhǔn)或gps信號(hào)作為一個(gè)參考頻率源送入整個(gè)系統(tǒng)的所有儀器，可最大限度地提高頻率測(cè)量準(zhǔn)確度，這樣在測(cè)量?jī)x器中就不需要有精確的時(shí)基而可以達(dá)到1012到1014的頻率測(cè)量準(zhǔn)確度，也就是說，可以達(dá)到比儀器最高分辨率高得多的頻率測(cè)量準(zhǔn)確度。這樣可以避免一直占用頻譜分析儀，因?yàn)轭l譜儀的價(jià)格可能是那些附件價(jià)格的10～20 倍。企業(yè)迫切需要大量熟練掌握單片機(jī)技術(shù)并能開發(fā)、應(yīng)用和維護(hù)管理這些智能化產(chǎn)品的高級(jí)工程技術(shù)人才。而集成電路(IC)技術(shù)在微電子領(lǐng)域占有重要的地位。EDA技術(shù)就是依靠功能強(qiáng)大的電子計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言HDL(Hardware Description Language)為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編輯、化簡(jiǎn)、分割、綜合、優(yōu)化、和仿真直至下載到可編程邏輯器件CPLD/FPGA或?qū)Ｓ眉呻娐稟SIC（Application Specific Integrated Circuit）芯片中實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。它得出現(xiàn)使計(jì)算機(jī)從通用型數(shù)值計(jì)算領(lǐng)域進(jìn)入到智能化的控制領(lǐng)域。但是，在國(guó)內(nèi)單片機(jī)的叫法仍然有著普遍的意義。對(duì)于低檔產(chǎn)品要求使用操作方便，量程（足夠）寬，可靠性高，價(jià)格低。頻率信號(hào)抗干擾性強(qiáng)、易于傳輸 ,可以獲得較高的測(cè)量精度。對(duì)高頻段和低頻段的劃分，會(huì)直接影響測(cè)量精度及速度。在基礎(chǔ)理論和專業(yè)技術(shù)基礎(chǔ)上，通過對(duì)數(shù)字頻率計(jì)的設(shè)計(jì)，用十進(jìn)制數(shù)字來顯示被測(cè)信號(hào)頻率的測(cè)量裝置。 CPLD(復(fù)雜可編程邏輯器件)CPLD是一種新興的高密度大規(guī)?？删幊踢壿嬈骷哂虚T陣列的高密度和PLD器件的靈活性和易用性，目前已成為一類主要的可編程器件。世界上得可編程邏輯器件供應(yīng)商（如Xilinx、Altera和Actel）可以為客戶提供各具特色的FPGA產(chǎn)品。CPLD的內(nèi)部互連采用全局總線得方式，其主要特點(diǎn)是延時(shí)可預(yù)測(cè)。頻率作為一種最基本的物理量，其測(cè)量問題等同于時(shí)間測(cè)量問題，因此頻率測(cè)量的意義更加顯然。若閘門開放時(shí)間為T，計(jì)數(shù)值為N，則被測(cè)頻率：F=N/T用這種頻率測(cè)量原理，對(duì)于頻率較低的被測(cè)信號(hào)來說，存在著實(shí)時(shí)性和測(cè)量精度之間的矛盾。 等精度測(cè)頻法等精度測(cè)頻的方法是：采用頻率準(zhǔn)確的高頻信號(hào)作為標(biāo)準(zhǔn)頻率信號(hào)，保證測(cè)量的閘門時(shí)間為被測(cè)信號(hào)的整數(shù)倍，并在閘門時(shí)間內(nèi)同時(shí)對(duì)標(biāo)準(zhǔn)信號(hào)脈沖和被測(cè)信號(hào)脈沖進(jìn)行計(jì)數(shù)，實(shí)現(xiàn)整個(gè)頻率測(cè)量范圍內(nèi)的測(cè)量精度相等，當(dāng)標(biāo)準(zhǔn)信號(hào)很高，閘門時(shí)間足夠長(zhǎng)時(shí)，可實(shí)現(xiàn)高精度的頻率測(cè)量。對(duì)標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值為Ns。系統(tǒng)框圖如圖24所示。74LS393的最大計(jì)數(shù)速率可達(dá)50MHZ，與AT89C51組成24位的計(jì)數(shù)器，其最大計(jì)數(shù)值我為2 =16777215，分辨率大大提高。由一片CPLD完成各種測(cè)試功能，對(duì)標(biāo)準(zhǔn)頻率和被測(cè)信號(hào)進(jìn)行計(jì)數(shù)。根據(jù)設(shè)計(jì)要求，測(cè)頻范圍為0100MHZ,單片機(jī)達(dá)不到此要求，故采用方案二—基于CPLD/FPGA和單片機(jī)的頻率測(cè)量計(jì)。所有信號(hào)包括基準(zhǔn)頻率信號(hào)、被測(cè)信號(hào)以及自校輸入信號(hào)均可在AT89C51單片機(jī)的控制下送入CPLD芯片中，單片機(jī)將每次測(cè)試結(jié)果讀入內(nèi)存RAM中，經(jīng)運(yùn)算處理后，以十進(jìn)制的形式送到8位數(shù)碼管顯示電路顯示。當(dāng)時(shí)鐘禁止端 CLK2 為低電平時(shí)，充許時(shí)鐘輸入。P3. 5 為信號(hào)封所線，防止按鍵按下時(shí)的強(qiáng)電流對(duì)顯示造成影響。P3. 1 為串行移位時(shí)鐘線?；?CPLD 和單片機(jī)的頻率測(cè)量計(jì)的設(shè)計(jì)2074LS164 為 TTL 單向 8 位移位寄存器，可實(shí)現(xiàn)串行輸入，并行輸出。a 各段對(duì)應(yīng)的引腳上。但這樣的電壓還隨時(shí)電網(wǎng)波動(dòng)（一般由 10%左右的波動(dòng)）負(fù)載和溫度的變化變化。176。其連線如圖所示。 （2）幅度鑒別 （3）多諧振蕩器利用施密特觸發(fā)器也可以構(gòu)成多諧振蕩器。主要特性：32 可編程 I/O 線當(dāng) P1 口的管腳第一次寫 1 時(shí)，被定義為高阻輸入。這是由于內(nèi)部上拉的緣故。RST：復(fù)位輸入。在 FLASH 編程期間，此引腳用于輸入編程脈沖。：外部程序存儲(chǔ)器的選通信號(hào)。 振蕩器特性： XTAL1 和 XTAL2 分別為反向放大器的輸入和輸出。在閑置模式下，CPU 停止工作。發(fā)送器則不需要用到雙緩沖，一般情況下我們?cè)趯懓l(fā)送程序時(shí)也不必用到發(fā)送中斷去外理發(fā)送數(shù)據(jù)。它的各個(gè)位的具體定義如下： SM0 SM1 SM2 REN TB8 RB8 TI RISM0、SM1 為串行口工作模式設(shè)置位，這樣兩位可以對(duì)應(yīng)進(jìn)行四種模式的設(shè)置。REM 是由軟件置位或清零。在模式 1 中，當(dāng)SM2=0。大家也可以用上面的實(shí)際源碼加入 REM=0 來進(jìn)行實(shí)驗(yàn)。 SM0 SM1 模式 功能 波特率 0 0 0 同步移位寄存器 fosc/12 0 1 1 8 位 UART 可變畢業(yè)設(shè)計(jì)（論文）29 1 0 2 9 位 UART fosc/32 或 fosc/64 1 1 3 9 位 UART 可變 在這里只說明最常用的模式 1，其它的模式也就一一略過，有興趣的朋友可以找相關(guān)的硬件資料查看。當(dāng)然你也可以用其它的名稱。在掉電模式下，保存 RAM 的內(nèi)容并且凍結(jié)振蕩器，禁止所用其他芯片功能，直到下一個(gè)硬件復(fù)位為止。石晶振蕩和陶瓷振蕩均可采用。但在訪問外部數(shù)據(jù)存儲(chǔ)器時(shí)，這兩次有效的 信號(hào)將不出現(xiàn)。因此它可用作對(duì)外部輸出的脈沖或用于定時(shí)目的。在振蕩器運(yùn)行時(shí)，有兩個(gè)機(jī)器周期（24 個(gè)振蕩周期）以上的高電平圖 312 單片機(jī)復(fù)位