【文章內(nèi)容簡介】 步驟。，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。，產(chǎn)生多項設(shè)計結(jié)果：，包括芯片內(nèi)部資源利用情況，設(shè)計的布爾方程描述情況等；；。根據(jù)適配后的仿真模型，可以進行適配后時序仿真，因為已經(jīng)得到器件的實際硬件特性（如時延特性），所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實際性能。如果仿真結(jié)果達不到設(shè)計要求，就修改VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計要求。最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標芯片CPLD/FPGA中。圖22 CPLD/FPGA系統(tǒng)設(shè)計流程系統(tǒng)劃分編譯器代碼級功能仿真綜合器適配前時序仿真適配器CPLD/FPGA實現(xiàn)適配后仿真模型適配后時序仿真適配報告ASIC實現(xiàn)VHDL代碼或圖形方式輸入仿真綜合庫器件編程文件 FPGA開發(fā)編程原理硬件設(shè)計需要根據(jù)各種性能指標、成本、開發(fā)周期等因素，確定最佳的實現(xiàn)方案，畫出系統(tǒng)框圖，選擇芯片，設(shè)計PCB并最終形成樣機。CPLD/FPGA軟件設(shè)計可分為兩大塊：編程語言和編程工具。編程語言主要是VHDL硬件描述語言；編程工具主要是兩大廠家Altera和Xilinx的集成綜合EDA軟件QuartusII以及第三方工具。具體的設(shè)計輸入方式有以下幾種：。VHDL既可以描述底層設(shè)計，也可以描述頂層的設(shè)計，但它不容易做到較高的工作速度和芯片利用率。用這種方式描述的項目最后所能達到的性能與設(shè)計人員的水平、經(jīng)驗以及綜合軟件有很大的關(guān)系?？梢苑譃殡娐吩韴D描述，狀態(tài)機描述和波形描述3種形式。電路原理圖方式描述比較直觀和高效，對綜合軟件的要求不高。一般大都使用成熟的IP核和中小規(guī)模集成電路所搭成的現(xiàn)成電路，整體放到一片可編程邏輯器件的內(nèi)部去，其硬件工作速度和芯片利用率很高，但是當項目很大時，該方法就顯得有些繁瑣；狀態(tài)機描述主要用來設(shè)計基于狀態(tài)機思想的時序電路。在圖形的方式下定義好各個工作狀態(tài)，然后在各個狀態(tài)上輸入轉(zhuǎn)換條件以及相應(yīng)的輸入輸出，最后生成HDL語言描述，送去綜合軟件綜合到可編程邏輯器件的內(nèi)部。由于狀態(tài)機到HDL語言有一種標準的對應(yīng)描述方式，所以這種輸入方式最后所能達到的工作速度和芯片利用率主要取決于綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關(guān)系。 QuartusII設(shè)計平臺 軟件開發(fā)環(huán)境及基本流程本設(shè)計所用軟件主要是QuartusII，在此對它做一些介紹。QuartusII是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大的可編程邏輯器件供應(yīng)商之一。QuartusII提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。Altera公司的QuartusII 開發(fā)工具人機界面友好、易于使用、性能優(yōu)良，并自帶編譯、仿真功能。QuartusII軟件完全支持VHDL設(shè)計流程，其內(nèi)部嵌有VHDL邏輯綜合器。QuartusII 也可以利用第三方的綜合工具，如FPGA Compiler II，并能直接調(diào)用這些工具。同樣，QuartusII具備仿真功能，同時也支持第三方的仿真工具。此外，QuartusII與MATLAB和DSP Builder結(jié)合，可以進行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實現(xiàn)的關(guān)鍵EDA技術(shù)。QuartusII包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器、適配器、裝配器、時序分析器、設(shè)計輔助模塊、EDA網(wǎng)表文件生成器、編輯數(shù)據(jù)接口等。可以通過選擇Start Compilation來運行所有的編譯器模塊，也可以通過選擇Start單獨運行各個模塊。在Compiler Tool窗口中，可以打開該模塊的設(shè)置文件或報告文件，或者打開其它相關(guān)窗口。在設(shè)計輸入之后，QuartusII的編譯器將給出設(shè)計輸入的錯誤報告。QuartusII擁有性能良好的設(shè)計錯誤定位器，用于確定文本或圖形設(shè)計中的錯誤。在進行編譯后，可對設(shè)計進行時序仿真。在仿真前，需要利用波形編輯器編輯一個波形激勵文件。編譯和仿真檢測無誤后，便可將下載信息通過QuartusII提供的編程器下載入目標器件中了。 軟件的具體設(shè)計流程首先建立工作庫目錄，以便存儲工程項目設(shè)計文件。任何一項設(shè)計都是一項工程（Project），都必須首先為此工程建立一個放置與此工程相關(guān)的所有設(shè)計文件的文件夾。此文件夾將被EDA軟件默認為工作庫。一般來說，不同的設(shè)計項目最好放在不同的文件夾中，而同一工程的所有文件都必須放在同一文件夾中。使用New Project Wizard可以為工程指定工作目錄、分配工程名稱以及指定最高層設(shè)計實體的名稱，還可以指定要在工程中使用的設(shè)計文件、其它源文件、用戶庫和EDA工具，以及目標器件系列和具體器件等。在對工程進行編譯處理前，必須做好必要的設(shè)置。步驟如下：QuartusII編譯器是由一系列處理模塊構(gòu)成的，這些模塊負責對設(shè)計項目的檢錯、邏輯綜合、結(jié)構(gòu)綜合、輸出結(jié)果的編輯配置，以及時序分析。在這一過程中，將設(shè)計項目適配到FPGA目標器中，同時產(chǎn)生多種用途的輸出文件。編譯器首先檢查出工程設(shè)計文件中可能的錯誤信息，供設(shè)計者排除。然后產(chǎn)生一個結(jié)構(gòu)化的以網(wǎng)表文件表達的電路原理圖文件。如果編譯成功，可以見到工程管理窗口左上角顯示了工程（例如工程div）的層次結(jié)構(gòu)和其中結(jié)構(gòu)模塊耗用的邏輯宏單元數(shù)；在此欄下是編譯處理流程，包括數(shù)據(jù)網(wǎng)表建立、邏輯綜合、適配、配置文件裝配和時序分析等；最下欄是編譯處理信息；中欄式編譯報告項目選擇菜單，單擊其中各項可以詳細了解編譯與分析結(jié)果。工程編譯通過后，必須建立VWF文件對其功能和時序性質(zhì)進行仿真測試，以了解設(shè)計結(jié)果是否滿足原設(shè)計要求?？梢宰约涸O(shè)置輸入信號，再由功能仿真出輸出信號。這能在軟件上實現(xiàn)硬件的功能，大大提高了硬件電路調(diào)試成功率。6. 編程下載編程下載指將編程數(shù)據(jù)放到具體的可編程器件中去。如果以上所有的過程都沒有發(fā)現(xiàn)問題，即滿足設(shè)計要求，就可以將適配器產(chǎn)生的配置/下載文件通過FPGA編程器或下載電纜載入目標芯片F(xiàn)PGA中。對FPGA來說就是將數(shù)據(jù)文件“配置”到FPGA中去。3 總體設(shè)計方案 數(shù)字鐘的硬件構(gòu)成原理數(shù)字鐘實際上是一個對標準頻率（1HZ）進行計數(shù)的計數(shù)電路。由于計數(shù)的起始時間不可能與標準時間一致，故需要在電路上加一個校時電路，同時標準的1HZ時間信號必須做到準確穩(wěn)定。通常使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。圖31所示為數(shù)字鐘的一般構(gòu)成框圖。主要包括晶振電路、復(fù)位電路、按鍵電路、譯碼掃描和顯示電路、報時電路。LED數(shù)碼管譯碼電路FPGA 按鍵電路LED數(shù)碼管顯示電路 復(fù)位電路LED數(shù)碼管掃描電路 晶振電路整點報時電路 圖31 數(shù)字鐘硬件構(gòu)成框圖晶振電路產(chǎn)生穩(wěn)定的10MHZ的高頻脈沖信號，作為數(shù)字鐘的時間基準，然后經(jīng)過軟件分頻10000次輸出標準秒脈沖1HZ。秒計數(shù)器滿60后向分計數(shù)器進位，分計數(shù)器滿60后向小時計數(shù)器進位，小時計數(shù)器按照“24翻1”規(guī)律計數(shù)。計滿后各計數(shù)器清零，重新計數(shù)。計數(shù)器的輸出分別經(jīng)譯碼器送數(shù)碼管顯示。計時出現(xiàn)誤差時，可以用校時電路校時、校分。在控制信號中除了一般的校時信號外，還有時鐘清零信號，可以使數(shù)字鐘復(fù)位清零?？刂菩盘栍?個按鍵SSS3輸入，分別實現(xiàn)校時、校分、復(fù)位清零功能。掃描譯碼顯示電路由七段譯碼器完成，顯示由8位數(shù)碼管構(gòu)成。 軟件設(shè)計的功能框圖和流程框圖 軟件設(shè)計采用模塊化思想和自頂向下的設(shè)計方法。用VHDL語言分別編寫分頻模塊，計時校時模塊，報時模塊和顯示模塊的程序。并將這些設(shè)計好的工程文件分別生成模塊符號文件作為自己的功能模塊符號在頂層調(diào)用。再用圖形輸入的方法設(shè)計頂層模塊，將模塊符號文件放置到工作區(qū)，進行模塊符號間的連線。編寫好頂層模塊后，進行編譯仿真，下載到FPGA芯片，就能在實驗箱上完成數(shù)字鐘的功能。FPGA功能模塊框圖和整個數(shù)字鐘系統(tǒng)的軟件流程框圖如下。頂 層 模 塊 頂 層 模 塊 頂 層 模 塊