【文章內(nèi)容簡(jiǎn)介】 步驟。，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；；。根據(jù)適配后的仿真模型，可以進(jìn)行適配后時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確的預(yù)期未來(lái)芯片的實(shí)際性能。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就修改VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計(jì)要求。最后將適配器產(chǎn)生的器件編程文件通過(guò)編程器或下載電纜載入到目標(biāo)芯片CPLD/FPGA中。圖22 CPLD/FPGA系統(tǒng)設(shè)計(jì)流程系統(tǒng)劃分編譯器代碼級(jí)功能仿真綜合器適配前時(shí)序仿真適配器CPLD/FPGA實(shí)現(xiàn)適配后仿真模型適配后時(shí)序仿真適配報(bào)告ASIC實(shí)現(xiàn)VHDL代碼或圖形方式輸入仿真綜合庫(kù)器件編程文件 FPGA開發(fā)編程原理硬件設(shè)計(jì)需要根據(jù)各種性能指標(biāo)、成本、開發(fā)周期等因素，確定最佳的實(shí)現(xiàn)方案，畫出系統(tǒng)框圖，選擇芯片，設(shè)計(jì)PCB并最終形成樣機(jī)。CPLD/FPGA軟件設(shè)計(jì)可分為兩大塊：編程語(yǔ)言和編程工具。編程語(yǔ)言主要是VHDL硬件描述語(yǔ)言；編程工具主要是兩大廠家Altera和Xilinx的集成綜合EDA軟件QuartusII以及第三方工具。具體的設(shè)計(jì)輸入方式有以下幾種：。VHDL既可以描述底層設(shè)計(jì)，也可以描述頂層的設(shè)計(jì)，但它不容易做到較高的工作速度和芯片利用率。用這種方式描述的項(xiàng)目最后所能達(dá)到的性能與設(shè)計(jì)人員的水平、經(jīng)驗(yàn)以及綜合軟件有很大的關(guān)系?？梢苑譃殡娐吩韴D描述，狀態(tài)機(jī)描述和波形描述3種形式。電路原理圖方式描述比較直觀和高效，對(duì)綜合軟件的要求不高。一般大都使用成熟的IP核和中小規(guī)模集成電路所搭成的現(xiàn)成電路，整體放到一片可編程邏輯器件的內(nèi)部去，其硬件工作速度和芯片利用率很高，但是當(dāng)項(xiàng)目很大時(shí)，該方法就顯得有些繁瑣；狀態(tài)機(jī)描述主要用來(lái)設(shè)計(jì)基于狀態(tài)機(jī)思想的時(shí)序電路。在圖形的方式下定義好各個(gè)工作狀態(tài)，然后在各個(gè)狀態(tài)上輸入轉(zhuǎn)換條件以及相應(yīng)的輸入輸出，最后生成HDL語(yǔ)言描述，送去綜合軟件綜合到可編程邏輯器件的內(nèi)部。由于狀態(tài)機(jī)到HDL語(yǔ)言有一種標(biāo)準(zhǔn)的對(duì)應(yīng)描述方式，所以這種輸入方式最后所能達(dá)到的工作速度和芯片利用率主要取決于綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關(guān)系。 QuartusII設(shè)計(jì)平臺(tái) 軟件開發(fā)環(huán)境及基本流程本設(shè)計(jì)所用軟件主要是QuartusII，在此對(duì)它做一些介紹。QuartusII是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大的可編程邏輯器件供應(yīng)商之一。QuartusII提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。Altera公司的QuartusII 開發(fā)工具人機(jī)界面友好、易于使用、性能優(yōu)良，并自帶編譯、仿真功能。QuartusII軟件完全支持VHDL設(shè)計(jì)流程，其內(nèi)部嵌有VHDL邏輯綜合器。QuartusII 也可以利用第三方的綜合工具，如FPGA Compiler II，并能直接調(diào)用這些工具。同樣，QuartusII具備仿真功能，同時(shí)也支持第三方的仿真工具。此外，QuartusII與MATLAB和DSP Builder結(jié)合，可以進(jìn)行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵EDA技術(shù)。QuartusII包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器、適配器、裝配器、時(shí)序分析器、設(shè)計(jì)輔助模塊、EDA網(wǎng)表文件生成器、編輯數(shù)據(jù)接口等?？梢酝ㄟ^(guò)選擇Start Compilation來(lái)運(yùn)行所有的編譯器模塊，也可以通過(guò)選擇Start單獨(dú)運(yùn)行各個(gè)模塊。在Compiler Tool窗口中，可以打開該模塊的設(shè)置文件或報(bào)告文件，或者打開其它相關(guān)窗口。在設(shè)計(jì)輸入之后，QuartusII的編譯器將給出設(shè)計(jì)輸入的錯(cuò)誤報(bào)告。QuartusII擁有性能良好的設(shè)計(jì)錯(cuò)誤定位器，用于確定文本或圖形設(shè)計(jì)中的錯(cuò)誤。在進(jìn)行編譯后，可對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真。在仿真前，需要利用波形編輯器編輯一個(gè)波形激勵(lì)文件。編譯和仿真檢測(cè)無(wú)誤后，便可將下載信息通過(guò)QuartusII提供的編程器下載入目標(biāo)器件中了。 軟件的具體設(shè)計(jì)流程首先建立工作庫(kù)目錄，以便存儲(chǔ)工程項(xiàng)目設(shè)計(jì)文件。任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程（Project），都必須首先為此工程建立一個(gè)放置與此工程相關(guān)的所有設(shè)計(jì)文件的文件夾。此文件夾將被EDA軟件默認(rèn)為工作庫(kù)。一般來(lái)說(shuō)，不同的設(shè)計(jì)項(xiàng)目最好放在不同的文件夾中，而同一工程的所有文件都必須放在同一文件夾中。使用New Project Wizard可以為工程指定工作目錄、分配工程名稱以及指定最高層設(shè)計(jì)實(shí)體的名稱，還可以指定要在工程中使用的設(shè)計(jì)文件、其它源文件、用戶庫(kù)和EDA工具，以及目標(biāo)器件系列和具體器件等。在對(duì)工程進(jìn)行編譯處理前，必須做好必要的設(shè)置。步驟如下：QuartusII編譯器是由一系列處理模塊構(gòu)成的，這些模塊負(fù)責(zé)對(duì)設(shè)計(jì)項(xiàng)目的檢錯(cuò)、邏輯綜合、結(jié)構(gòu)綜合、輸出結(jié)果的編輯配置，以及時(shí)序分析。在這一過(guò)程中，將設(shè)計(jì)項(xiàng)目適配到FPGA目標(biāo)器中，同時(shí)產(chǎn)生多種用途的輸出文件。編譯器首先檢查出工程設(shè)計(jì)文件中可能的錯(cuò)誤信息，供設(shè)計(jì)者排除。然后產(chǎn)生一個(gè)結(jié)構(gòu)化的以網(wǎng)表文件表達(dá)的電路原理圖文件。如果編譯成功，可以見到工程管理窗口左上角顯示了工程（例如工程div）的層次結(jié)構(gòu)和其中結(jié)構(gòu)模塊耗用的邏輯宏單元數(shù)；在此欄下是編譯處理流程，包括數(shù)據(jù)網(wǎng)表建立、邏輯綜合、適配、配置文件裝配和時(shí)序分析等；最下欄是編譯處理信息；中欄式編譯報(bào)告項(xiàng)目選擇菜單，單擊其中各項(xiàng)可以詳細(xì)了解編譯與分析結(jié)果。工程編譯通過(guò)后，必須建立VWF文件對(duì)其功能和時(shí)序性質(zhì)進(jìn)行仿真測(cè)試，以了解設(shè)計(jì)結(jié)果是否滿足原設(shè)計(jì)要求?？梢宰约涸O(shè)置輸入信號(hào)，再由功能仿真出輸出信號(hào)。這能在軟件上實(shí)現(xiàn)硬件的功能，大大提高了硬件電路調(diào)試成功率。6. 編程下載編程下載指將編程數(shù)據(jù)放到具體的可編程器件中去。如果以上所有的過(guò)程都沒有發(fā)現(xiàn)問(wèn)題，即滿足設(shè)計(jì)要求，就可以將適配器產(chǎn)生的配置/下載文件通過(guò)FPGA編程器或下載電纜載入目標(biāo)芯片F(xiàn)PGA中。對(duì)FPGA來(lái)說(shuō)就是將數(shù)據(jù)文件“配置”到FPGA中去。3 總體設(shè)計(jì)方案 數(shù)字鐘的硬件構(gòu)成原理數(shù)字鐘實(shí)際上是一個(gè)對(duì)標(biāo)準(zhǔn)頻率（1HZ）進(jìn)行計(jì)數(shù)的計(jì)數(shù)電路。由于計(jì)數(shù)的起始時(shí)間不可能與標(biāo)準(zhǔn)時(shí)間一致，故需要在電路上加一個(gè)校時(shí)電路，同時(shí)標(biāo)準(zhǔn)的1HZ時(shí)間信號(hào)必須做到準(zhǔn)確穩(wěn)定。通常使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。圖31所示為數(shù)字鐘的一般構(gòu)成框圖。主要包括晶振電路、復(fù)位電路、按鍵電路、譯碼掃描和顯示電路、報(bào)時(shí)電路。LED數(shù)碼管譯碼電路FPGA 按鍵電路LED數(shù)碼管顯示電路 復(fù)位電路LED數(shù)碼管掃描電路 晶振電路整點(diǎn)報(bào)時(shí)電路 圖31 數(shù)字鐘硬件構(gòu)成框圖晶振電路產(chǎn)生穩(wěn)定的10MHZ的高頻脈沖信號(hào)，作為數(shù)字鐘的時(shí)間基準(zhǔn)，然后經(jīng)過(guò)軟件分頻10000次輸出標(biāo)準(zhǔn)秒脈沖1HZ。秒計(jì)數(shù)器滿60后向分計(jì)數(shù)器進(jìn)位，分計(jì)數(shù)器滿60后向小時(shí)計(jì)數(shù)器進(jìn)位，小時(shí)計(jì)數(shù)器按照“24翻1”規(guī)律計(jì)數(shù)。計(jì)滿后各計(jì)數(shù)器清零，重新計(jì)數(shù)。計(jì)數(shù)器的輸出分別經(jīng)譯碼器送數(shù)碼管顯示。計(jì)時(shí)出現(xiàn)誤差時(shí)，可以用校時(shí)電路校時(shí)、校分。在控制信號(hào)中除了一般的校時(shí)信號(hào)外，還有時(shí)鐘清零信號(hào)，可以使數(shù)字鐘復(fù)位清零?？刂菩盘?hào)由3個(gè)按鍵SSS3輸入，分別實(shí)現(xiàn)校時(shí)、校分、復(fù)位清零功能。掃描譯碼顯示電路由七段譯碼器完成，顯示由8位數(shù)碼管構(gòu)成。 軟件設(shè)計(jì)的功能框圖和流程框圖 軟件設(shè)計(jì)采用模塊化思想和自頂向下的設(shè)計(jì)方法。用VHDL語(yǔ)言分別編寫分頻模塊，計(jì)時(shí)校時(shí)模塊，報(bào)時(shí)模塊和顯示模塊的程序。并將這些設(shè)計(jì)好的工程文件分別生成模塊符號(hào)文件作為自己的功能模塊符號(hào)在頂層調(diào)用。再用圖形輸入的方法設(shè)計(jì)頂層模塊，將模塊符號(hào)文件放置到工作區(qū)，進(jìn)行模塊符號(hào)間的連線。編寫好頂層模塊后，進(jìn)行編譯仿真，下載到FPGA芯片，就能在實(shí)驗(yàn)箱上完成數(shù)字鐘的功能。FPGA功能模塊框圖和整個(gè)數(shù)字鐘系統(tǒng)的軟件流程框圖如下。頂 層 模 塊 頂 層 模 塊 頂 層 模 塊