【正文】 掃描譯碼顯示 結(jié)束33 數(shù)字鐘軟件流程框圖4 軟件設(shè)計(jì)與功能實(shí)現(xiàn) 分頻模塊功能的軟件設(shè)計(jì)與實(shí)現(xiàn) 晶體振蕩器是構(gòu)成數(shù)字式時(shí)鐘的核心，晶振的穩(wěn)定度及頻率的精度決定了數(shù)字鐘計(jì)時(shí)的準(zhǔn)確程度，它保證了時(shí)鐘的走時(shí)準(zhǔn)確及穩(wěn)定。因此，這種振蕩電路輸出的是準(zhǔn)確度極高的信號(hào)。秒信號(hào)分頻電路石英晶體振蕩電路秒信號(hào)圖41 秒信號(hào)產(chǎn)生電路框圖本系統(tǒng)使用的晶振電路給數(shù)字鐘提供一個(gè)頻率穩(wěn)定準(zhǔn)確的10MHz的方波信號(hào)，其輸出至分頻電路。經(jīng)分頻后輸出1HZ的標(biāo)準(zhǔn)秒信號(hào)CLK1HZ,用于秒信號(hào)，校時(shí)電路和報(bào)時(shí)電路。當(dāng)數(shù)字鐘處于正常計(jì)數(shù)狀態(tài)時(shí),秒計(jì)數(shù)器對(duì)1Hz 的標(biāo)準(zhǔn)信號(hào)進(jìn)行計(jì)數(shù),在其進(jìn)位輸出信號(hào)作為分計(jì)數(shù)器的使能端,而分計(jì)數(shù)器的進(jìn)位輸出信號(hào)又作為時(shí)計(jì)數(shù)器的使能端。這兩個(gè)按鍵的作用,就是用來產(chǎn)生時(shí)計(jì)數(shù)器、 ,故有按鍵使能信號(hào)時(shí),它們會(huì)迅速增加,達(dá)到調(diào)整時(shí)間的目的。 圖43 計(jì)時(shí)校時(shí)模塊的邏輯框圖 整點(diǎn)報(bào)時(shí)模塊功能的軟件設(shè)計(jì)與實(shí)現(xiàn) 整點(diǎn)報(bào)時(shí)模塊是根據(jù)秒、分的輸出數(shù)值,與程序設(shè)定的時(shí)間作比較,當(dāng)時(shí)間為59 分55 秒、56 秒、57 秒、58 秒、59 秒時(shí),整點(diǎn)報(bào)時(shí)模塊的LED燈控制信號(hào)有輸出，LED燈閃爍。 圖44 整點(diǎn)報(bào)時(shí)模塊的邏輯框圖 掃描譯碼顯示模塊功能的軟件設(shè)計(jì)與實(shí)現(xiàn) 動(dòng)態(tài)掃描電路將計(jì)數(shù)器輸出的8421BCD碼轉(zhuǎn)換為數(shù)碼管需要的邏輯狀態(tài)，并且輸出數(shù)碼管的片選信號(hào)和位選信號(hào)。這樣做可以使每一個(gè)顯示塊顯示與自己相對(duì)應(yīng)的數(shù)據(jù)。 顯示譯碼電路，選擇八位七段數(shù)碼管作為顯示單元電路。下面給出掃描譯碼顯示模塊的邏輯框圖45。編寫好頂層模塊后，進(jìn)行編譯仿真，驗(yàn)證程序的正確性。 圖46 頂層模塊的邏輯框圖5 系統(tǒng)功能調(diào)試及分析本系統(tǒng)只含有FPGA自編程硬件設(shè)計(jì)電路，整個(gè)系統(tǒng)比較簡單。數(shù)字鐘系統(tǒng)的整體功能仿真波形圖如下圖5。 圖5 數(shù)字鐘系統(tǒng)的整體功能仿真波形圖6 結(jié)論及展望 結(jié)論 本文提出了一種基于FPGA的數(shù)字鐘設(shè)計(jì)方案，從硬件和軟件兩個(gè)方面詳細(xì)地介紹了設(shè)計(jì)思想和過程，最終設(shè)計(jì)出了數(shù)字鐘，將設(shè)計(jì)程序加載到實(shí)驗(yàn)箱上運(yùn)行調(diào)試后，時(shí)、分、秒能夠正常計(jì)數(shù)，并能由控制鍵分別校正時(shí)、分的顯示，整點(diǎn)報(bào)時(shí)功能正常。 論文取得了如下結(jié)果：。 。 ，圖形輸入為輔的編程方法。 ，可以不管硬件而先進(jìn)行軟件的仿真，并能根據(jù)仿真結(jié)果分析設(shè)計(jì)存在的問題和缺陷，從而進(jìn)行程序的調(diào)試和完善，這大大的提高了編程的成功率。今后需要進(jìn)一步進(jìn)行的研究工作和內(nèi)容： 1. 實(shí)現(xiàn)數(shù)字鐘微秒位的計(jì)時(shí)顯示，擴(kuò)展數(shù)字鐘的功能，實(shí)現(xiàn)時(shí)、分、秒和分、秒、微秒有選擇的分別顯示。，可隨意設(shè)置報(bào)時(shí)時(shí)間，而不是在整點(diǎn)時(shí)報(bào)時(shí)，增加其實(shí)用性。通過按鍵校正時(shí)間時(shí)，由于器件對(duì)信號(hào)的延時(shí)，會(huì)產(chǎn)生一定的誤差。 參考文獻(xiàn)[1] 廖日坤，CPLD/FPGA嵌入式應(yīng)用開發(fā)技術(shù)白金手冊，中國電力出版社，2003，212218。[3] 趙保經(jīng)，中國集成電路大全，國防工業(yè)出版社,1985。[5] 呂思忠，數(shù)子電路實(shí)驗(yàn)與課程設(shè)計(jì)，哈爾濱工業(yè)大學(xué)出版社，2001。[7] 張慶雙，電子元器件的選用與檢測，機(jī)械工業(yè)出版社，2003。[9] 李可，數(shù)字鐘電路及應(yīng)用[M]，北京:電子工業(yè)出版社，1996。use 。use 。 clk1HZ: out std_logic )。 architecture behave of FP is signal clk_count1: std_logic_vector(13 downto 0)。event and clk=39。)then if(clk_count110000)then clk_count1=clk_count1+1。 end if。 end process。 END BEHAVE。use 。use 。 clk: in std_logic。 s1, s2: in std_logic。end JS。039。sec10=0。min10=0。hour10=0。event and clkHZ=39。)then if(s1=39。) then if(hour1=9) then hour1=0。elsif(hour10=2 and hour1=3)then hour1=0。 else hour1=hour1+1。 elsif(s2=39。) then if( min1=9)then min1=0。 else min10=min10+1。 else min1=min1+1。elsif(sec1=9) then sec1=0。 if(min1=9)then min1=0。 if(hour1=9) then hour1=0。 elsif(hour10=2 and hour1=3)then hour1=0。 else hour1=hour1+1。 else min10=min10+1。 else min1=min1+1。 else sec10=sec10+1。 else sec1=sec1+1。 end if。 END BEHAVE。use 。use 。 min1,min10,sec1,sec10: in integer。end BAOS。 signal led_display: std_logic_vector(3 downto 0)。event and clkHZ1=39。) then if (min10=5 and min1=9 and sec10=5 and sec13 )then led_count=led_count+1。 end if。end process。 when001=led_display=1111。 when011=led_display=0011。 when101=led_display=1111。 end case。 end process。library ieee。use 。entity XIANS is port(clk: in std_logic。 display:out std_logic_vector(6 downto 0)。end XIANS。 signal disp_decode: std_logic_vector(6 downto 0)。 signal min1,min10: integer range 0 to 9。BEGIN process(seg_sel)begin case(seg_sel+1) is when000=disp_temp=M1。when010=disp_temp=10。when100=disp_temp=M4。when110=disp_temp=M5。 end case。 process(clk) begin if(clk39。139。display=disp_decode。 end process。 when 1=disp_decode=0000110。 when 3=disp_decode=1001111。 when 5=disp_decode=1101101。 when 7=disp_decode=0000111。 when 9=disp_decode=1101111。 when others=disp_decode=0000000。 end proce