【文章內(nèi)容簡介】 /O接口在系統(tǒng)設(shè)計(jì)時(shí)對時(shí)鐘域的考慮 PowerPC處理器支持多時(shí)鐘域。使用多個(gè) DCM和BUFG元件用來創(chuàng)建和驅(qū)動(dòng)時(shí)鐘域。時(shí)鐘域包括： 1)PLB時(shí)鐘， 2)FCM時(shí)鐘， 3)DCR時(shí)鐘， 4)OCM時(shí)鐘。PowerPC處理器 I/O接口CPU控制接口 CPU控制接口基本上用來提供 CPU的建立到 PowerPC405處理器的信息。 它也用于報(bào)告在 PowerPC405處理器內(nèi)的機(jī)器檢查狀態(tài)的識別。 圖 CPU控制器接口塊符號，表 CPU控制接口的信號描述。PowerPC處理器 I/O接口CPU控制接口PowerPC處理器 I/O接口復(fù)位接口 復(fù)位導(dǎo)致處理器模塊執(zhí)行初始化操作。處理器能夠識別三種類型的復(fù)位： 1)處理器復(fù)位：只影響處理器模塊，包括內(nèi)核執(zhí)行單元，緩存單元， DCR和 OCM。 2)芯片復(fù)位：影響處理器模塊和其他所有的片上的外設(shè) 3)系統(tǒng)復(fù)位：影響處理器芯片，所有的其它外設(shè)或者與處理器連接的外部設(shè)備，其影響范圍取決于系統(tǒng)實(shí)現(xiàn)。上電復(fù)位 (POR)是一種形式的復(fù)位。PowerPC處理器 I/O接口復(fù)位接口 輸入信號被提供給出理器模塊用于各種復(fù)位類型。信號被用于復(fù)位處理器模塊和在調(diào)試狀態(tài)寄存器（ DBSR[MRR]）中，記錄復(fù)位的類型。 處理器為每種復(fù)位類型產(chǎn)生復(fù)位請求輸出信號。 外部的復(fù)位邏輯能處理這些輸出信號，并且為處理器產(chǎn)生合適的復(fù)位信號。 當(dāng)處理器塊請求復(fù)位時(shí)，并不產(chǎn)生復(fù)位行為。只有當(dāng)外部邏輯確認(rèn)了合適的復(fù)位輸入信號后，才發(fā)生復(fù)位行為。 圖 ，表 口的 I/O信號。PowerPC處理器 I/O接口復(fù)位接口PowerPC處理器 I/O接口指令側(cè)的 PLB接口 指令側(cè)的 PLB接口（ instruction processor local bus，ISPLB）使能 PowerPC405指令緩存單元（ instruction cache unit， ICU）從與 PLB相連的任何存儲(chǔ)器設(shè)備加載（讀）指令。 ICU不能寫存儲(chǔ)器。 加載請求由 ICU產(chǎn)生，并且和 PLB接口通信。當(dāng)訪問缺失的指令緩存或者訪問的存儲(chǔ)器位置是非緩存的，則產(chǎn)生加載請求。加載指令由 PLB的從設(shè)備通過 PLB接口返回到 ICU。送到 ICU的指令可以是任意順序的，當(dāng) ICU從 PLB從設(shè)備中接收到指令時(shí)，它們被放在 ICU填充緩沖區(qū)內(nèi)。PowerPC處理器 I/O接口指令側(cè)的 PLB接口 指令側(cè)的 PLB接口提供了預(yù)取（ prefetch）和地址流水（ address pipelining）的功能。預(yù)取是指請求 8個(gè)字的緩存行要求，它是按順序跟在當(dāng)前 8字取請求后。 ICU能將先前的取指請求和一個(gè)預(yù)取請求重疊，這個(gè)過程就叫做地址流水，使在從設(shè)備正在返回和第一個(gè)地址相關(guān)的數(shù)據(jù)時(shí)，第二個(gè)地址能出現(xiàn)在 PLB從設(shè)備上。 圖 PLB接口的塊符PowerPC處理器 I/O接口指令側(cè)的 PLB接口　　PowerPC處理器 I/O接口指令側(cè)的 PLB接口PowerPC處理器 I/O接口數(shù)據(jù)側(cè)的 PLB接口 數(shù)據(jù)側(cè)的 PLB接口（ dataside processor local bus，DSPLB）使能 PowerPC405數(shù)據(jù)緩存單元（ DCU）加載（讀）從和存儲(chǔ)（寫）數(shù)據(jù)到任何與 PLB連接的存儲(chǔ)器設(shè)備。該接口有一個(gè)專用的 32位地址總線輸出，一個(gè)專用的 64位讀數(shù)據(jù)總線輸入，一個(gè)專用的 64位寫數(shù)據(jù)總線輸出。該總線也支持 32位的操作。該總線能在每個(gè) PLB周期傳輸一個(gè)數(shù)據(jù)。PowerPC處理器 I/O接口數(shù)據(jù)側(cè)的 PLB接口 DCU產(chǎn)生數(shù)據(jù)訪問請求，并且通過 PLB接口通信。當(dāng)訪問缺失的數(shù)據(jù)緩存或者訪問的存儲(chǔ)器位置是非緩存的，則產(chǎn)生加載請求。加載指令由 PLB的從設(shè)備通過 PLB接口返回到 DCU。送到 DCU的指令可以是任意順序的，當(dāng)DCU從 PLB從設(shè)備中接收到指令時(shí)，它們被放在 DCU填充緩沖區(qū)內(nèi) 。 PowerPC處理器 I/O接口數(shù)據(jù)側(cè)的 PLB接口 DCU能將先前的取指請求和一個(gè)預(yù)取請求重疊，這個(gè)過程就叫做地址流水，使在從設(shè)備正在返回和第一個(gè)地址相關(guān)的數(shù)據(jù)時(shí)，第二個(gè)地址能出現(xiàn)在 PLB從設(shè)備上。 DSPLB支持非對齊訪問。如果操作數(shù)超過字邊界或者緩存行邊界，處理器自動(dòng)分解訪問非對齊的操作數(shù)到兩個(gè)數(shù)據(jù)訪問請求。PowerPC處理器 I/O接口數(shù)據(jù)側(cè)的 PLB接口 圖 PLB接口的塊符號，表 數(shù)據(jù)側(cè) PLB接口的信號PowerPC處理器 I/O接口數(shù)據(jù)側(cè)的 PLB接口 PowerPC處理器 I/O接口數(shù)據(jù)側(cè)的 PLB接口 PowerPC處理器 I/O接口設(shè)備控制寄存器接口 設(shè)備控制寄存器（ devicecontrol register,DCR）接口提供了一種機(jī)制，用于處理器模塊初始化和控制在同一FPGA芯片上的外設(shè)。比如：為總線接口單元 BIU的存儲(chǔ)器傳輸特性和地址分配，可以使用 DCR通過軟件來配置?？梢允褂?PowerPC的 mfdcr和 mtdcr指令來訪問 DCR寄存器。 這些指令所用的尋址不是使用存儲(chǔ)器映射的，因此不會(huì)對 OCM/PLB存儲(chǔ)器的尋址產(chǎn)生影響。 DCR被定義在 10比特，字對齊的范圍內(nèi)。PowerPC處理器 I/O接口設(shè)備控制寄存器接口 存在下面類型的 DCR接口： 1)PowerPC內(nèi)部的設(shè)備控制寄存器接口 2)通用 DCR總線接口 3)專用的 EMAC DCR總線接口（ Virtex4 FX）PowerPC處理器 I/O接口內(nèi)部的 DCR接口 PowerPC處理器塊包含了一些內(nèi)部的 DCR，這些 DCR能用于為處理器塊內(nèi)的功能單元控制，配置，保持狀態(tài)。這些 DCR使用內(nèi)部的 DCR總線訪問，它與外部的 DCR總線訪問的 DCR寄存器共享地址范圍。 PowerPC處理器 I/O接口內(nèi)部的 DCR接口 在 VirtexII Pro和 Virtex4 FX處理器中均有下面兩個(gè)包含 DCR控制器的功能單元： 1）數(shù)據(jù)側(cè)的 OCM控制器 DSOCM，包含 DSCNTL和DSARC寄存器 2）指令側(cè)的 OCM控制器 ISOCM，包含 ISCNTL，ISARC， ISINIT和 ISFILL寄存器 PowerPC處理器 I/O接口內(nèi)部的 DCR接口 除此之外，在 Virtex4 FX處理器中還包含下面兩個(gè)包含 DCR控制器的功能單元： 1） APU控制器，包含 APUCFG和 UDICFG控制器 2）以太網(wǎng) MAC DCR總線接口（與硬件 EMAC控制器固定連接）包含 RDYstatus， tlReg， dataRegLSW和RegMSW寄存器。表 DCR地址偏移量PowerPC處理器 I/O接口內(nèi)部的 DCR接口PowerPC處理器 I/O接口外部的 DCR接口 內(nèi)核連接（ coreconnect）總線外設(shè)的 DCR接口組成包括以下： 1)10比特的地址總線 2)獨(dú)立的 32位輸入和輸出數(shù)據(jù)總線 3)獨(dú)立的讀和寫控制信號 4)一個(gè)讀 /寫應(yīng)答信號 PowerPC處理器 I/O接口外部的 DCR接口 此外，在 Virtex4 FX器件有一個(gè)時(shí)鐘相關(guān)的CPMDCRCLK接口 DCR較較喜歡的實(shí)現(xiàn)方式是作為一個(gè)分布的，復(fù)用的鏈。鏈上的每一個(gè)外設(shè)的 DCR數(shù)據(jù)輸入和前一個(gè)鏈上的外設(shè)的 DCR數(shù)據(jù)輸出連接。 圖 VirtexII Pro外部 DCR接口的塊符號。表 DCR接口的信號。 Virtex4的信號與 VirtexII Pro信號功能一樣，不同的是 Virtex4 FX信號名字的前綴是 EXTD，不是 C405。 圖 DCR鏈的結(jié)構(gòu)圖。PowerPC處理器 I/O接口外部的 DCR接口PowerPC處理器 I/O接口外部的 DCR接口PowerPC處理器 I/O接口外部的 DCR接口 PowerPC處理器 I/O接口外部中斷控制器接口 PowerPC嵌入式環(huán)境結(jié)構(gòu)定義了兩類中斷：緊急和非緊急的。 用于處理外部緊急中斷的中斷句柄在異常向量偏移0x100的地方。 用于處理外部非緊急中斷的中斷句柄在異常向量偏移 0x200的地方。 當(dāng)同時(shí)發(fā)生這兩類中斷時(shí)，處理器將優(yōu)先處理緊急中斷。緊急中斷使用 SRR2和 SRR3寄存器，非緊急中斷使用 SRR0和 SRR1寄存器。緊急中斷可以打斷一個(gè)非緊急中斷句柄。 PowerPC處理器 I/O接口外部中斷控制器接口 到處理器的外部邏輯可以用來產(chǎn)生這兩類中斷。外部中斷控制器 (External Interrupt Controller， EIC)來管理中斷源。一旦外部中斷請求被確認(rèn)， EIC必須保持信號被確認(rèn)，直到軟件不在確認(rèn)為止。這通常是寫入到 EIC外設(shè)邏輯的 DCR來實(shí)現(xiàn)的。 通過使用 MSR寄存器內(nèi)的比特位，軟件能使能 /禁止外部中斷： 1） MSR[EE]控制非緊急中斷。寫 1使能，否則禁止。 2） MSR[CE]控制緊急中斷。寫 1使能，否則禁止。 圖 EIC接口塊符號，表 EIC接口的信號PowerPC處理器 I/O接口外部中斷控制器接口 PowerPC處理器 I/O接口PPC405 JTAG調(diào)試端口 powerPC405有一個(gè) JTAG接口用于支持軟件調(diào)試。許多調(diào)試器，比如 IBM的 RISCWatch， Wind River的SingleStep和 Xilinx EDK的 GNU調(diào)試器，都使用了 JTAG接口。 象其它 PPC405的信號一樣，設(shè)計(jì)者也要定義 JTAG接口到外部的連接。由于這些連接只能通過可編程的互聯(lián)