微處理器的編程結(jié)構(gòu)(編輯修改稿)
2025-06-20 04:20 本頁面
【文章內(nèi)容簡介】 引腳，雙向、三態(tài) 在訪問存儲器或外設(shè)的總線操作周期中，這些引腳在第一個(gè)時(shí)鐘周期輸出存儲器或 I/O端口的低 8位地址 A7～ A0 其他時(shí)間用于傳送 8位數(shù)據(jù) D7～ D0 ?AD15～ AD8（ Address） 中間 8位 地址引腳 ，輸出、三態(tài) 這些引腳在訪問存儲器或外設(shè)時(shí)，提供全部 20位地址中的中間 8位地址 A15～ A8 二、引腳功能 1. 數(shù)據(jù)和地址引腳 （續(xù) 2） A19/S6～ A16/S3（ Address/Status） ?地址 /狀態(tài) 分時(shí)復(fù)用引腳，輸出、三態(tài) ?這些引腳在訪問存儲器的第一個(gè)時(shí)鐘周期輸出高 4位地址 A19～ A16 ?在訪問外設(shè)的第一個(gè)時(shí)鐘周期全部輸出低電平無效 ?其他時(shí)間輸出狀態(tài)信號 S6～ S3 2. 讀寫控制引腳 ALE（ Address Latch Enable） ?地址鎖存允許 ，輸出、三態(tài)、高電平有效 ?ALE引腳高有效時(shí)，表示復(fù)用引腳： AD7～ AD0和 A19/S6～ A16/S3正在傳送地址信息 ?由于地址信息在這些復(fù)用引腳上出現(xiàn)的時(shí)間很短暫，所以系統(tǒng)可以利用 ALE引腳將地址鎖存起來 2. 讀寫控制引腳 （續(xù) 1） M/IO*（ Input and Output/Memory） ?I/O或存儲器訪問 ，輸出、三態(tài) ?該引腳輸出低電平時(shí)，表示 CPU將訪問 I/O端口，這時(shí)地址總線 A15～ A0提供 16位 I/O口地址 ?該引腳輸出高電平時(shí)，表示 CPU將訪問存儲器，這時(shí)地址總線 A19～ A0提供 20位存儲器地址 2. 讀寫控制引腳 （續(xù) 2） WR*（ Write） ?寫控制 ，輸出、三態(tài)、低電平有效 ?有效時(shí)，表示 CPU正在寫出數(shù)據(jù)給存儲器或 I/O端口 RD*（ Read） ?讀控制 ，輸出、三態(tài)、低電平有效 ?有效時(shí)，表示 CPU正在從存儲器或 I/O端口讀入數(shù)據(jù) 2. 讀寫控制引腳 （續(xù) 3） ?M/IO*、 WR*和 RD*是最基本的控制信號 ?組合 后，控制 4種基本的總線周期 總線周期 M/IO* WR* RD* 存儲器讀 高 高 低 存儲器寫 高 低 高 I/O讀 低 高 低 I/O寫 低 低 高 2. 讀寫控制引腳 （續(xù) 4） READY ? 存儲器或 I/O口就緒 ，輸入、高電平有效 ? 在總線操作周期中， 8088 CPU會在第 3個(gè)時(shí)鐘周期的前沿測試該引腳 ? 如果測到高有效， CPU直接進(jìn)入第 4個(gè)時(shí)鐘周期 ? 如果測到無效， CPU將插入等待周期 Tw ? CPU在等待周期中仍然要監(jiān)測 READY信號，有效則進(jìn)入第 4個(gè)時(shí)鐘周期，否則繼續(xù)插入等待周期 Tw。 2. 讀寫控制引腳 （續(xù) 5） DEN*（ Data Enable） ? 數(shù)據(jù)允許 ，輸出、三態(tài)、低電平有效 ? 有效時(shí)，表示當(dāng)前數(shù)據(jù)總線上正在傳送數(shù)據(jù)，可利用他來控制對數(shù)據(jù)總線的驅(qū)動 DT/R*（ Data Transmit/Receive） ? 數(shù)據(jù)發(fā)送 /接收 ，輸出、三態(tài) ? 該信號表明當(dāng)前總線上數(shù)據(jù)的流向 ? 高電平時(shí)數(shù)據(jù)自 CPU輸出（發(fā)送） ? 低電平時(shí)數(shù)據(jù)輸入 CPU（接收） 2. 讀寫控制引腳 （續(xù) 6） SS0*（ System Status 0） ?最小模式模式下的 狀態(tài)輸出 信號 ?它與 IO/M*和 DT/R*一道，通過編碼指示 CPU在最小模式下的 8種工作狀態(tài)： 1. 取指 5. 中斷響應(yīng) 2. 存儲器讀 6. I/O讀 3. 存儲器寫 7. I/O寫 4. 過渡狀態(tài) 8. 暫停 2. 讀寫控制引腳 （續(xù) 6） BHE*/S7（ Bus Higher Enable） ?最小模式模式下的 高 8位數(shù)據(jù)總線（ AD15~AD8）有效信號，三態(tài)，輸出 ?BHE*在總線周期的 T1狀態(tài)輸出， S7是狀態(tài)信號，在 T2~T4時(shí)輸出 ?在 8088中，此信號被 SS0所替代。 3. 中斷請求和響應(yīng)引腳 INTR（ Interrupt Request） ? 可屏蔽中斷請求 ，輸入、高電平有效 ? 有效時(shí)，表示請求設(shè)備向 CPU申請可屏蔽中斷 ? 該請求的優(yōu)先級別較低，并可通過關(guān)中斷指令 CLI清除標(biāo)志寄存器中的 IF標(biāo)志、從而對中斷請求進(jìn)行屏蔽 INTA（ Interrupt Acknowledge） ? 可屏蔽中斷響應(yīng) ，輸出、低電平有效 ? 有效時(shí)，表示來自 INTR引腳的中斷請求已被 CPU響應(yīng)，CPU進(jìn)入中斷響應(yīng)周期 ? 中斷響應(yīng)周期是連續(xù)的兩個(gè)，每個(gè)都發(fā)出有效響應(yīng)信號，以便通知外設(shè)他們的中斷請求已被響應(yīng)、并令有關(guān)設(shè)備將中斷向量號送到數(shù)據(jù)總線 3. 中斷請求和響應(yīng)引腳 （續(xù) 2） NMI（ NonMaskable Interrupt） ? 不可屏蔽中斷請求 ，輸入、上升沿有效 ? 有效時(shí)，表示外界向 CPU申請不可屏蔽中斷 ? 該請求的優(yōu)先級別高于 INTR，并且不能在 CPU內(nèi)被屏蔽 ? 當(dāng)系統(tǒng)發(fā)生緊急情況時(shí)，可通過他向 CPU申請不可屏蔽中斷服務(wù) 4. 總線請求和響應(yīng)引腳 HOLD ? 總線保持 （即總線請求），輸入、高電平有效 ? 有效時(shí)，表示總線請求設(shè)備向 CPU申請占有總線 ? 該信號從有效回到無效時(shí)，表示總線請求設(shè)備對總線的使用已經(jīng)結(jié)束，通知 CPU收回對總線的控制權(quán) HLDA（ HOLD Acknowledge） ? 總線保持響應(yīng) （即總線響應(yīng)），輸出、高電平有效 ? 有效時(shí)，表示 CPU已響應(yīng)總線請求并已將總線釋放 ? 此時(shí) CPU的 地址總線 、 數(shù)據(jù)總線 及 具有三態(tài)輸出能力的控制總線 將全面呈現(xiàn)高阻，使總線請求設(shè)備可以順利接管總線 ?
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