【文章內容簡介】 = 1011110 。 WHEN 1110 = LED7S = 1111001 。 WHEN 1111 = LED7S = 1110001 。 WHEN OTHERS = NULL 。 END CASE 。 END PROCESS 。 END 。(4) 實驗內容2：引腳鎖定及硬件測試。建議選GW48系統(tǒng)的實驗電路模式6（參考附錄圖8），用數碼8顯示譯碼輸出(PIO46PIO40)，鍵鍵鍵6和鍵5四位控制輸入，硬件驗證譯碼器的工作性能。(5) 實驗內容3：用第3章介紹的例化語句，按圖519的方式連接成頂層設計電路（用VHDL表述），圖中的CNT4B是一個4位二進制加法計數器，可以由例322修改獲得；模塊DECL7S即為例518實體元件，重復以上實驗過程。注意圖519中的tmp是4位總線，led是7位總線。對于引腳鎖定和實驗，建議選電路模式6，用數碼8顯示譯碼輸出，用鍵3作為時鐘輸入(每按2次鍵為1個時鐘脈沖)，或直接接時鐘信號clock0。(6) 實驗報告：根據以上的實驗內容寫出實驗報告，包括程序設計、軟件編譯、仿真分析、硬件測試和實驗過程；設計程序、程序分析報告、仿真波形圖及其分析報告。 圖518共陰數碼管及其電路 圖519 計數器和譯碼器連接電路的頂層文件原理圖15. 8位數碼掃描顯示電路設計《示例程序和實驗指導課件位置》：\EDA_VHDL_1C3\chapter5\Ep1c3_52_SCAN\ 工程：SCAN_LED(1) 實驗目的：學習硬件掃描顯示電路的設計。(2) 實驗原理：圖520所示的是8位數碼掃描顯示電路，其中每個數碼管的8個段：h、g、f、e、d、c、b、a（h是小數點）都分別連在一起，8個數碼管分別由8個選通信號kk…k8來選擇。被選通的數碼管顯示數據，其余關閉。如在某一時刻，k3為高電平，其余選通信號為低電平，這時僅k3對應的數碼管顯示來自段信號端的數據，而其它7個數碼管呈現(xiàn)關閉狀態(tài)。根據這種電路狀況，如果希望在8個數碼管顯示希望的數據，就必須使得8個選通信號kk…k8分別被單獨選通，并在此同時，在段信號輸入口加上希望在該對應數碼管上顯示的數據，于是隨著選通信號的掃變，就能實現(xiàn)掃描顯示的目的。例519是掃描顯示的示例程序，其中clk是掃描時鐘；SG為7段控制信號，由高位至低位分別接g、f、e、d、c、b、a 7個段；BT是位選控制信號，接圖520中的8個選通信號：kk…k8 。程序中CNT8是一個3位計數器，作掃描計數信號，由進程P2生成；進程P3是7段譯碼查表輸出程序，與例518相同；進程P1是對8個數碼管選通的掃描程序，例如當CNT8等于001 時，K2對應的數碼管被選通，同時，A被賦值3，再由進程P3譯碼輸出1001111，顯示在數碼管上即為“3”；當CNT8掃變時，將能在8個數碼管上顯示數據：13579BDF 。圖520 8位數碼掃描顯示電路【例519】LIBRARY IEEE。USE 。USE 。ENTITY SCAN_LED IS PORT ( CLK : IN STD_LOGIC。 SG : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。 段控制信號輸出 BT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。位控制信號輸出 END。ARCHITECTURE one OF SCAN_LED IS SIGNAL CNT8 : STD_LOGIC_VECTOR(2 DOWNTO 0)。 SIGNAL A : INTEGER RANGE 0 TO 15。BEGINP1：PROCESS( CNT8 ) BEGIN CASE CNT8 IS WHEN 000 = BT = 00000001 。 A = 1 。 WHEN 001 = BT = 00000010 。 A = 3 。 WHEN 010 = BT = 00000100 。 A = 5 。 WHEN 011 = BT = 00001000 。 A = 7 。 WHEN 100 = BT = 00010000 。 A = 9 。 WHEN 101 = BT = 00100000 。 A = 11 。 WHEN 110 = BT = 01000000 。 A = 13 。 WHEN 111 = BT = 10000000 。 A = 15 。 WHEN OTHERS = NULL 。 END CASE 。 END PROCESS P1。 P2：PROCESS(CLK) BEGIN IF CLK39。EVENT AND CLK = 39。139。 THEN CNT8 = CNT8 + 1。 END IF。 END PROCESS P2 。 P3：PROCESS( A ) –譯碼電路 BEGIN CASE A IS WHEN 0 = SG = 0111111。 WHEN 1 = SG = 0000110。 WHEN 2 = SG = 1011011。 WHEN 3 = SG = 1001111。 WHEN 4 = SG = 1100110。 WHEN 5 = SG = 1101101。 WHEN 6 = SG = 1111101。 WHEN 7 = SG = 0000111。 WHEN 8 = SG = 1111111。 WHEN 9 = SG = 1101111。 WHEN 10 = SG = 1110111。 WHEN 11 = SG = 1111100。 WHEN 12 = SG = 0111001。 WHEN 13 = SG = 1011110。 WHEN 14 = SG = 1111001。 WHEN 15 = SG = 1110001。 WHEN OTHERS = NULL 。 END CASE 。 END PROCESS P3。 END。(3) 實驗內容1：說明例519中各語句的含義，以及該例的整體功能。對該例進行編輯、編譯、綜合、適配、仿真，給出仿真波形。實驗方式：若考慮小數點，SG的8個段分別與PIO4PIO4…、PIO42（高位在左）、BT的8個位分別與PIO3PIO3…、PIO41（高位在左）；電路模式不限，引腳圖參考附錄圖12。將GW48EDA系統(tǒng)左下方的撥碼開關全部向上撥，這時實驗系統(tǒng)的8個數碼管構成圖520的電路結構，時鐘CLK可選擇clock0，通過跳線選擇16384Hz信號。引腳鎖定后進行編譯、下載和硬件測試實驗。將實驗過程和實驗結果寫進實驗報告。(4) 實驗內容2：修改例519的進程P1中的顯示數據直接給出的方式，增加8個4位鎖存器，作為顯示數據緩沖器，使得所有8個顯示數據都必須來自緩沖器。緩沖器中的數據可以通過不同方式鎖入，如來自A/D采樣的數據、來自分時鎖入的數據、來自串行方式輸入的數據，或來自單片機等。16. 數控分頻器的設計《示例程序和實驗指導課件位置》：\EDA_VHDL_1C3\chapter5\Ep1c3_53_DVF\ 工程：DVF(1) 實驗目的：學習數控分頻器的設計、分析和測試方法。(2) 實驗原理：數控分頻器的功能就是當在輸入端給定不同輸入數據時，將對輸入的時鐘信號有不同的分頻比，數控分頻器就是用計數值可并行預置的加法計數器設計完成的，方法是將計數溢出位與預置數加載輸入信號相接即可，詳細設計程序如例520所示。(3) 分析：根據圖521的波形提示，分析例520中的各語句功能、設計原理及邏輯功能，詳述進程P_REG和P_DIV的作用，并畫出該程序的RTL電路圖。圖521 當給出不同輸入值D時，F(xiàn)OUT輸出不同頻率(CLK周期=50ns)(4) 仿真：輸入不同的CLK頻率和預置值D，給出如圖521的時序波形。(5) 實驗內容1：在實驗系統(tǒng)上硬件驗證例520的功能。可選實驗電路模式1（參考附錄圖3）；鍵2/鍵1負責輸入8位預置數D(PIO7PIO0)；CLK由clock0輸入，頻率選65536Hz或更高(確保分頻后落在音頻范圍)；輸出FOUT接揚聲器(SPKER)。編譯下載后進行硬件測試：改變鍵2/鍵1的輸入值，可聽到不同音調的聲音。(6) 實驗內容2：將例520擴展成16位分頻器，并提出此項設計的實用示例，如PWM的設計等。(7) 思考題：怎樣利用2個由例520給出的模塊設計一個電路，使其輸出方波的正負脈寬的寬度分別由兩個8位輸入數據控制？(8) 實驗報告：根據以上的要求，將實驗項目分析設計，仿真和測試寫入實驗報告。【例520】LIBRARY IEEE。USE 。USE 。ENTITY DVF IS PORT ( CLK : IN STD_LOGIC。 D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 FOUT : OUT STD_LOGIC )。END。ARCHITECTURE one OF DVF IS SIGNAL FULL : STD_LOGIC。BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN IF CLK39。EVENT AND CLK = 39。139。 THEN IF CNT8 = 11111111 THEN CNT8 := D。 當CNT8計數計滿時，輸入數據D被同步預置給計數器CNT8 FULL = 39。139。 同時使溢出標志信號FULL輸出為高電平 ELSE CNT8 := CNT8 + 1。 否則繼續(xù)作加1計數 FULL = 39。039。 且輸出溢出標志信號FULL為低電平 END IF。 END IF。 END PROCESS P_REG 。 P_DIV: PROCESS(FULL) VARIABLE CNT2 : STD_LOGIC。 BEGIN IF FULL39。EVENT AND FULL = 39。139。 THEN CNT2 := NOT CNT2。 如果溢出標志信號FULL為高電平，D觸發(fā)器輸出取反 IF CNT2 = 39。139。 THEN FOUT = 39。139。 ELSE FOUT = 39。039。 END IF。 END IF。 END PROCESS P_DIV 。END。17. 32位并進/并出移位寄存器設計僅用例58一個8位移位寄存器，再增加一些電路，如4個8位鎖存器等，設計成為一個能為32位二進制數進行不同方式移位的移位寄存器。這個電路模型十分容易用到CPU的設計中。18. 在QuartusII中用原理圖輸入法設計8位全加器(1) 實驗目的：熟悉利用QuartusⅡ的原理圖輸入方法設計簡單組合電路，掌握層次化設計的方法，并通過一個8位全加器的設計把握利用EDA軟件進行原理圖輸入方式的電子線路設計的詳細流程。(2) 實驗原理：一個8位全加器可以由8個1位全加器構成，加法器間的進位可以串行方式實現(xiàn)，即將低位加法器的進位輸出cout與相臨的高位加法器的最低進位輸入信號cin相接。(3) 實驗內容1：，完成半加器和全加器的設計，包括原理圖輸入、編譯、綜合、適配、仿真、實驗板上的硬件測試，并將此全加器電路設置成一個硬件符號入庫。鍵鍵鍵3(PIO0/1/2)分別接ain、bin、cin；發(fā)光管DD1(PIO9/8)分別接sum和cout。(4) 實驗內容2，建立一個更高層次的原理圖設計，利用以上獲得的1位全加器構成8位全加器，并完成編譯、綜合、適配、仿真和硬件測試。建議選擇電路模式1（附錄圖3）；鍵鍵1輸入8位加數；鍵鍵3輸入8位被加數；數碼6/5顯示加和；D8顯示進位cout。(5) 實驗報告：詳細敘述8位加法器的設計流程；給出各層次的原理圖及其對應的仿真波形圖；給出加法器的時序分析情況；最后給出硬件測試流程和結果。19. 在QuartusII中用原理圖輸入法設計較復雜數字系統(tǒng)(1) 實驗目的：熟悉原理圖輸入法中74系列等宏功能元件的使用方法，掌握更復雜的原理圖層次化設計技術和數字系統(tǒng)設計方法。完成8位十進制頻率機的設計。(2) 原理說明：，連接它們的計數進位，用4個計數模塊就能完成一個8位有時鐘使能